(工艺技术)集成电路的基本制造工艺
集成电路中的工艺技术和制造方法
集成电路中的工艺技术和制造方法集成电路是现代电子技术的关键组成部分，广泛应用于各个领域，如通信、计算机、消费电子等。
在集成电路的生产过程中，工艺技术和制造方法起着至关重要的作用。
本文将介绍集成电路中的工艺技术和制造方法，以帮助读者更好地了解和掌握相关知识。
一、工艺技术1. 光刻技术光刻技术是集成电路制造中常用的一种工艺技术。
它通过使用光刻胶和光罩，将设计好的电路图案转移到硅片上。
在光刻过程中，需要使用紫外线光源照射光刻胶，然后通过显影、蚀刻等步骤使电路图案得以形成。
2. 氧化技术氧化技术是制造MOS（金属氧化物半导体）器件中常用的一种工艺技术。
它主要是通过在硅片上生成一层氧化膜，用于隔离、保护和改善电路性能。
在氧化过程中，将硅片暴露在含氧气体中，并加热至一定温度，使氧气与硅片表面发生化学反应，生成氧化物。
3. 离子注入技术离子注入技术是制造P型、N型半导体等器件中常用的一种工艺技术。
它通过将离子束引入硅片，改变硅片的掺杂浓度和类型，从而改变硅片的导电性质。
离子注入过程中，需要对离子束的能量、剂量等参数进行调控，以达到所需的掺杂效果。
4. 化学镀膜技术化学镀膜技术是在集成电路制造过程中常用的一种工艺技术。
它通过将金属离子溶液直接还原在硅片表面，形成金属薄膜。
化学镀膜技术可用于金属线的填充、连接器的制造等方面，具有较高的成本效益和生产效率。
5. 清洗技术清洗技术是在集成电路制造中不可或缺的一种工艺技术。
由于集成电路制造过程中会产生许多杂质和污染物，需要进行定期的清洗以保证电路性能和可靠性。
清洗技术可采用化学溶液、超声波等方法，有效地去除硅片表面的污染物。
二、制造方法1. MOS制造方法MOS制造方法是制造MOS器件的一种常用方法。
它主要包括沉积薄膜、氧化、掩膜、离子注入、蚀刻、金属化等步骤。
其中，沉积薄膜步骤用于生成绝缘层和接触孔，氧化步骤用于形成氧化膜，掩膜步骤用于定义电路图案，离子注入步骤用于掺杂硅片，蚀刻步骤用于去除多余材料，金属化步骤用于连接电路。
集成电路制造的工艺和技术
集成电路制造的工艺和技术集成电路制造技术是现代电子工业的支柱之一。
它是以硅晶片为载体，采用多种制造工艺和技术，将成千上万个微小元件组装在一起形成各种功能电路。
该技术的成功应用不仅促进了电子工业的高速发展，而且推动了人类社会的快速进步。
1. 集成电路制造的概述集成电路制造是指将各种微小的电子器件集成在一起，形成具有特定功能的芯片。
它是应用了材料科学、半导体物理学、化学制造技术等多种科学技术而形成的复杂工艺。
集成电路生产具有以下优势：1）能够提高产品的可靠性和一致性，减少制造成本；2）大大降低产品的功耗和尺寸，提高了产品的性能；3）大量减少电子设备的重量和体积，提高了设备的移动性和维护性。
2. 集成电路制造的工艺集成电路制造的工艺包括晶体生长、晶片加工、电路设计与刻蚀、金属线路布图等工序。
其中，晶体生长是最关键的步骤之一。
通常采用化学气相沉积(CVD)、液相化学淀积(LPCVD)、分子束外延(MBE)等方法实现晶体生长。
然后，需要对晶片进行本底处理、光刻、腐蚀、离子注入等工艺，完成芯片的制造。
3. 集成电路制造的技术在集成电路制造过程中，还需要采用多种技术，来保障芯片的可靠性和性能。
其中，最重要的技术包括以下几种：1）光刻技术：采用光刻胶和紫外线等手段，实现对芯片的具体电路设计的精细定义。
2）腐蚀技术：利用湿腐蚀或干蚀刻等方法，将芯片上无关部分刻蚀掉，形成固定的电路连接。
3）化学氧化法：将硅片放入氢气和氧气的匀浆中，在硅片表面形成了一层极薄的氧化硅膜，可提高硅片的质量和保护它的其他部分。
4. 集成电路制造的发展随着科技的飞速发展，集成电路制造技术也在以惊人的速度向前发展。
迄今为止，集成电路制造工艺已发展到了微米级别。
但是，研究者们正在努力寻找新的材料，通过新的生长方式、新的工艺等方式来发展这一技术，以满足人们日益增长的需求。
总之，随着集成电路制造技术的不断发展，人们的电子设备将会继续向更小、更加灵活、更加方便的方向发展。
集成电路基本制造工艺
– Na、K、Fe、Cu、Au 等元素 – 扩散系数要比替位式扩散大6～7个数量级 – （绝对不许用手摸硅片—防止Na+沾污。）30
Sc
Sc
xJ
xJ
立体图
柱面
平面 球面
横向扩展宽度=0.8xj
剖面图
杂质横向扩散示意图
31
离子注入
离子注入是另一种掺杂技术，离子 注入掺杂也分为两个步骤：离子注入和 退火再分布。离子注入是通过高能离子 束轰击硅片表面，在掺杂窗口处，杂质 离子被注入硅本体，在其他部位，杂质 离子被硅表面的保护层屏蔽，完成选择 掺杂的过程。进入硅中的杂质离子在一 定的位置形成一定的分布。通常，离子 注入的深度(平均射程)较浅且浓度较大， 必须重新使它们再分布。掺杂深度由注 入杂质离子的能量和质量决定，掺杂浓 度由注入杂质离子的数目(剂量)决定。
27
1.2.3 掺杂工艺（扩散与离子注入）
通过掺杂可以在硅衬底上形成不同类型的半导体区
域，构成各种器件结构。掺杂工艺的基本思想就是通过 某种技术措施，将一定浓度的Ⅲ价元素，如硼，或Ⅴ价 元素，如磷、砷等掺入半导体衬底。
D
G
S
G
D
S
Al
SiO2
N
N
P-si
28
掺杂：将需要的杂质掺入特定的 半导体区域中，以达到改变半导 体电学性质，形成PN结、电阻、 欧姆接触
湿法刻蚀：利用液态化学试剂或溶液通过化 学反应进行刻蚀的方法。
干法刻蚀：主要指利用低压放电产生的等离子 体中的离子或游离基(处于激发态的分子、原子 及各种原子基团等)与材料发生化学反应或通过 轰击等物理作用而达到刻蚀的目的。
26
集成电路制造工艺PPT课件
掺杂工艺（Doping）
掺杂：将需要的杂质掺入特定的半导体区域 中，以达到改变半导体电学性质，形成PN结 、电阻、欧姆接触。
掺入的杂质主要是： 磷(P)、砷(As) —— N型硅 硼(B) —— P型硅 掺杂工艺主要包括：扩散（diffusion)、离
子注入(ion implantation)。
亮场版和暗场版
曝光的几种方法
接触式光刻：分辨率较高， 但是容易造成掩膜版和光刻 胶膜的损伤。
接近式曝光：在硅片和掩膜 版之间有一个很小的间隙 (10～25mm)，可以大大减 小掩膜版的损伤，分辨率较 低。
投影式曝光：利用透镜或反 射镜将掩膜版上的图形投影 到衬底上的曝光方法，目前 用的最多的曝光方式。（特 征尺寸：0.25m)
❖等离子刻蚀(Plasma Etching)：利用放电产生的游离 基与材料发生化学反应，形成挥发物，实现刻蚀。选择 性好、对衬底损伤较小，但各向异性较差。
❖反应离子刻蚀(Reactive Ion Etching，简称为RIE)： 过活性离子对衬底的物理轰击和化学反应双重作用刻蚀 。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各 向异性和选择性好的优点。目前，RIE已成为VLSI工艺 中应用最广泛的主流刻蚀技术。
–激活杂质：使不在晶格位置上的离子运动到晶格 位置，以便具有电活性，产生自由载流子，起到 杂质的作用。
–消除损伤
❖ 退火方式：
–炉退火
–快速退火：脉冲激光法、扫描电子束、连续波激 光、非相干宽带频光源(如卤光灯、电弧灯、石墨 加热器、红外设备等)。
氧化（Oxidation）
❖ 氧化：制备SiO2层 ❖ SiO2 是 一 种 十 分 理 想 的 电 绝 缘 材 料 ， 它 的 化 学 性
集成电路制造工艺
集成电路制造工艺
一、集成电路(Integrated Circuit)制造工艺
1、光刻工艺
光刻是集成电路制造中最重要的一环，其核心在于成膜工艺，这一步
将深受工业生产，尤其是电子产品的发展影响。
光刻工艺是将晶体管和其
它器件物理分开的技术，可以生产出具有高精度，高可靠性和低成本的微
电子元器件。
a.硅片准备：在这一步，硅片在自动化的清洁装置受到清洗，并在多
次乳液清洗的过程中被稀释，从而实现高纯度。
b.光刻：在这一步，光刻技术中最重要的参数是刻蚀精度，其值很大
程度上决定着最终的制造成本和产品的质量。
光刻体系中有两个主要部分：照明系统和光刻机。
光刻机使用一种特殊的光刻液，它可以将图形转换成
光掩膜，然后将它们转换成硅片上的图形。
在这一步，晶圆上的图像将逐
步被清楚的曝光出来，刻蚀精度可以达到毫米的程度。
c.光刻机烙印：在这一步，将封装物理图形输出成为光刻机可以使用
的信息，用于控制光刻机进行照明和刻蚀的操作。
此外，光刻机还要添加
一定的标识，以方便晶片的跟踪。
2、掩膜工艺
掩膜工艺是集成电路制造的一个核心过程。
它使用掩模薄膜和激光打
击设备来将特定图案的光掩膜转换到晶圆上。
使用的技术包括激光掩膜、
紫外光掩膜等。
集成电路制造工艺流程介绍
集成电路制造工艺流程介绍1. 晶圆生长：制造过程的第一步是晶圆生长。
晶圆通常是由硅材料制成，通过化学气相沉积（CVD）或单晶硅引入熔融法来生长。
2. 晶圆清洗：晶圆表面需要进行清洗，以去除可能存在的污染物和杂质，以确保后续工艺步骤的成功进行。
3. 光刻：光刻是制造过程中非常关键的一步。
在光刻过程中，先将一层光刻胶涂覆在晶圆表面，然后使用光刻机将芯片的设计图案投影在晶圆上。
接着，进行光刻胶显影，将未受光的部分去除，留下所需的图案。
4. 沉积：接下来是沉积步骤，通过CVD或物理气相沉积（PVD）将金属、氧化物或多晶硅等材料沉积在晶圆表面上，以形成导线、电极或其他部件。
5. 刻蚀：对沉积的材料进行刻蚀，将不需要的部分去除，只留下所需的图案。
6. 接触孔开孔：在晶圆上钻孔，形成电极和导线之间的接触孔，以便进行电连接。
7. 清洗和检验：最后，对晶圆进行再次清洗，以去除可能残留的污染物。
同时进行严格的检验和测试，确保芯片质量符合要求。
以上是一个典型的集成电路制造工艺流程的简要介绍，实际的制造过程可能还包括许多其他细节和步骤，但总的来说，集成电路制造是一个综合了多种工艺和技术的高精度制造过程。
集成电路（Integrated Circuit，IC）制造是一项非常复杂的工艺，涉及到材料科学、化学、物理、工程学和电子学等多个领域的知识。
在这个过程中，每一个步骤都至关重要，任何一个环节出错都可能导致整个芯片的质量不达标甚至无法正常工作。
以下将深入介绍集成电路的制造工艺流程及相关的技术细节。
8. 电镀：在一些特定的工艺步骤中，需要使用电镀技术来给芯片的表面涂覆一层导电材料，如金、铜或锡等。
这些导电层对于芯片的整体性能和稳定性非常重要。
9. 封装：制造芯片后，需要封装芯片，以保护芯片不受外部环境的影响。
封装通常包括把芯片封装在塑料、陶瓷或金属外壳内，并且接上金线用以连接外部电路。
10. 测试：芯片制造完成后，需要进行严格的测试。
集成电路的基本制造工艺
半导体集成电路 npn
外延
1.1 双极集成电路的基本制造工艺
问题：1 图中埋层，外延位置，及各自的作用？ 埋层：减少晶体管集电极的串联电阻，减少寄生pnp管的影响 作业：寄生pnp与npn管之间可能会导致什么现象？应
该采取什么措施防止该现象？ 外延：提高击穿电压BVcbo 2 外延制造有什么要求？
半导体集成电路
去除氧化层
半导体集成电路
4 外延淀积
外延淀积考虑设计参数主要是：外延电阻率和外延层厚度
半导体集ቤተ መጻሕፍቲ ባይዱ电路
5 氧化、隔离光刻、扩散
半导体集成电路
6 氧化、基区光刻、扩散
半导体集成电路
7 氧化、发射区光刻、扩散
半导体集成电路
氧化
半导体集成电路
8 接触孔光刻
半导体集成电路
9 铝淀积
半导体集成电路
作业： 1 叙述PN结隔离双极器件的工艺流程；
2 隐埋层作用及选择原则；
3 外延层淀积考虑因素。
寄生pnp
埋层
半导体集成电路 平面双极集成电路工艺主要采用PN结隔离，主要有：
标准埋层双极晶体管（SBC) 收集区扩散绝缘双极晶体管（CDI) 三扩散层双极晶体管（3D）
备注：STTL :SCHOTTKY TRANSISTOR-TRANSISTOR LOGIC；DTL : DIODE TRANSISTOR LOGIC；RTL : RESISTOR-TRANSISTOR LOGIC；ECL : EMITTER-COUPLED LOGIC
半导体集成电路
10 反刻铝
半导体集成电路 N+集电 极
LAYOUT VIEW 埋层
P+基区
N+发 射区
集成电路四大基本工艺
集成电路是一种微型化的电子器件，其制造过程需要经过多个复杂的工艺流程。
其中，氧化、光刻、掺杂和沉积是集成电路制造中的四大基本工艺。
首先，氧化工艺是在半导体片上形成一层绝缘层，以保护芯片内部的电路。
这一步骤通常使用氧气或水蒸气等氧化物来进行。
通过控制氧化层的厚度和质量，可以确保芯片的可靠性和稳定性。
其次，光刻工艺是将掩膜版上的图形转移到半导体晶片上的过程。
该工艺主要包括曝光、显影和刻蚀等步骤。
在曝光过程中，光线通过掩膜版照射到晶片表面，使光敏材料发生化学反应。
然后，显影剂将未曝光的部分溶解掉，留下所需的图案。
最后，刻蚀剂将多余的部分去除，得到所需的形状和尺寸。
第三，掺杂工艺是根据设计需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触电极等元件。
该工艺通常使用离子注入或扩散等方法来实现。
通过精确控制掺杂的深度和浓度，可以调整材料的电学性质，从而实现不同的功能。
最后，沉积工艺是在半导体片上形成一层薄膜的过程。
该工艺通常使用化学气相沉积(CVD)或物理气相沉积(PVD)等方法来实现。
通过控制沉积的条件和参数，可以得到具有不同结构和性质的薄膜材料。
这些薄膜材料可以用于连接电路、形成绝缘层等功能。
综上所述，氧化、光刻、掺杂和沉积是集成电路制造中的四大基本工艺。
这些工艺相互配合，共同构成了集成电路复杂的制造流程。
随着技术的不断进步和发展，这些工艺也在不断地改进和完善，为集成电路的发展提供了坚实的基础。
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第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----= 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ，212••=--BL C E BL S C W L R r ba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
（CS C OL r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
试求： (1) 可取的电阻最小线宽min R W =?你取多少?答：12μm(2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?答：一个弯头第4章 晶体管晶体管逻辑(TTL)电路 复 习 思 考 题4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。
试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。
4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1CES V =0.1～0.2V 。
答：（1）导通态（输出为低电平）V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ，mA I I B R 1.211== ，mA I I C R 9.422== ，mA I I I R E R 25.0534≈≈≈ mA I B 012.03= ，04≈B I ，mA I B 4.35= ，mA I I RB B 2.066== mA I E 72= ，mA I I RC C 2.366== ，mA I CCL 2.7= （2）截止态（输出为高电平）V V B 1.11= ，V V B 5.02= ，V V B 95.41= ，V V B 2.44=mA I I B R 79.211== ，mA I R 1.24= ，0652≈==B B B I I I ，4B I 与0I 有关 4421B R R R CCH I I I I I +++=4.7 要求图题4.7所示电路在低电平输出时带动20个同类门，试计算输出管 5Q 的集电极串联电阻的最大值 5CS r ,max是多少?答：24Ω4.8 试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因，并写出F ，F ′的逻辑表达式。
答：BC A F += , ''''C B A F =4.9 写出图题4.9所示电路的输入与输出的逻辑关系。
答：DE ABC •4.11 写出图题4.11所示电路的Q 与A ，B 的逻辑关系，并说明为什么输出级一定要用有源泄放电路。
答：B A Q ⊕=第5章 发射极耦合逻辑(ECL)电路 不做习题第6章 集成注入逻辑( L I 2)电路不做习题第7章 MOS 反相器 复 习 思 考 题7.1已知一自举反相器如图题7.1所示，其负载管的W/L=2，设其他参数为T V =0.7V , DD V =5V , 25/101V A k -⨯=，忽略衬底偏置效应。
(1) 当 DD IH V V =时，欲使OL V =0.3V ，驱动管应取何尺寸?答：⎪⎭⎫⎝⎛=9L W7.2 有一E/D NMOS 反相器，若 TE V =2V ,TD V =-2V , R β=25,DD V =5V 。
(1) 求此反相器的逻辑电平是多少?答：≈OLV )(22TE DD R TDV V V -β第8章 MOS 基本逻辑单元 复 习 思 考 题8.2 图题 8.2为一E/D NMOS 电路。
(1) 试问此电路可实现何种逻辑运算?答：B A ⊕(2) 设 V V DD 5=, V V TD 3-=, V V TE 1=， 输入高电平为 DD IH V V =，输入低电平为V V IL 0=。
求各种输入情况下电路的直流工作状态、各结点电位、各支路电流及直流功耗。
答：⑴设端V V V IL B 0==，而A 端又分两种情况：①输入高电平V V V DD A 5==V V M 063.0= mA I I M M 03.021== V V N 063.0= 0543===M M M I I I V V Y 5= 098==M M I I mA I I M M 03.076== mW P D 3.0=②输入低电平V V V IL A 0==V V M 5= mA I I M M 03.021==V V N 127.0= 098421=====M M M M M I I I I I V V Y 21.0= mA I I I M M M 03.0653=== mA I M 06.07= mW P D 3.0=⑵设端V V V IH B 5==，而A 端又分两种情况： ①输入高电平V V V DD A 5==V V M 127.0= mA I I I M M M 03.0431=== V V N 5= mA I M 06.02= V V Y 21.0= 0765===M M M I I I mA I I M M 03.098== mW P D 45.0=②输入低电平V V V IL A 0==V V M 5= 04321====M M M M I I I I V V N 5= 0765===M M M I I IV V Y 5= mA I I M M 03.098== mW P D 15.0=8.3 二输入的E/D NMOS 或非门的电路参数为：TD V =-3V ，TE V =1V ，2''/25V A k k E D μ==，5=RA β，8=RB β，V V DD 5=，试计算最坏情况的OL V 值和最好情况的OL V 值。
答：()()()22max 1TD RATE OH TE DD OL V V V V V V -----=β()()()22min 1TD RBRA TE OH TE DD OL V V V V V V -+----=ββ8.4 说明图题8.4的电路均为三态输出门，用传输门逻辑推导电路的逻辑表达式。
答：（a ） U CE A CE •+• （b ）U CE A CE •+• （c ）U CE A CE •+•第9章 MOS 逻辑功能部件 复 习 思 考 题9.1 试画出传输门结构的一位八选一多路开关的电路图，写出逻辑表达式和真值表。
答：逻辑表达式+•••=0210D K K K Y +•••1210D K K K +•••2210D K K K +•••3210D K K K +•••4210D K K K +•••5210D K K K +•••6210D K K K 7210D K K K •••9.4 如果图题9.4(a)反相器是有比的，试画出此电路各节点工作波形，分析其功能；如果图题9.4(b)中M\-1和M\-2为无比的，分析此电路能否工作?为什么?答：提示：9.4(a) 画电路各节点工作波形时，注意输出波形的低电平是由两次形成的。
此电路实施反相器功能。
题9.4(b)中1M 和2M 若为无比，无法反相器功能。
9.5 分析图题9.5所示的两相动态电路的逻辑功能，并说明各级电路分别是有比的还是无 比的。
假如图中i K K K ==21 ，032===i ααα；1α从010→→，21φφ=，试画出图中,A,B,C,D 和0V 各点的波形图答：该电路为具有保持功能的多路选通开关。
该电路中除最后一级为无比电路外，余下均为有比电路。
注意：有的波形的低电平由两次形成 。
第10章 存 储 器 复 习 思 考 题 本章无答案第11章 接 口 电 路 不做习题第12章 模拟集成电路中的基本单元电路 复 习 思 考 题12.1 试求图题12.1所示达林顿管放大器的电压增益 答：1174-≈v A若忽略01r ，则1548-≈v A提示：R 、2Q 、D 组成小电流恒流源。
12.3 试在图题12.3(a),(b),(c),(d)电路中，分别标出E/E ，E/D NMOS 单管放大器，CMOS 有 源负载放大器和CMOS 互补放大器中2M 的栅极及1B ，2B 电位，并指出各电路结构上的特点。
答：(a)SS B B V V V ==21 ， DD G V V =或DD G V V ≥(b) SS B B V V V ==21, 0V V G =(c) SS B V V =1 DD B V V =2 , SS G V V = (d) SS B V V =1 DD B V V =212.8 图题12.8所示是μA741中的偏置电路，其中5R =39k Ω，4R =5k Ω,DD V =15V ，EE V =-15V 。
试求r I 和10C I 的值。
答：r I =0.73mA 10C I ≈19A μ12.12 图题12.12是一个IC 产品中的偏置电路部分。