西安电子科技大学数电答案第六章
(西电第四版)高频电子线路第6章参考答案
2 g DU c 2 1 co s 2 2 t co s 4 2 t ...... 3 3
6
i L c i 1 i 2 g D K ( c t )( u u c ) g D K ( c t )( u u c ) g D K ( c t ) K ( c t ) u g D K ( c t ) K ( c t ) uc g D K ( c t ) u g D u c 4 4 g D co s c t co s 3 c t ...... U co s t g D U c co s c t 3 2 g DU co s( c ) t co s( c ) t g U co s t D c c 1 co s( 3 ) t 1 co s( 3 ) t ..... c c 3 3
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(2) 接收到 1080 kHz信号时，同时可以收到540 kHz的信号；证明 也是副波道干扰信号，此时本振频率为fL=1080+465=1545kHz,当 p=1,q=2时， fL-2fJ=1545-1080=465=fI。因此断定这是3阶副波道 干扰。
(3) 当接收有用台信号时，同时又接收到两个另外台的信号，但 又不能单独收到一个干扰台，而且这两个电台信号频率都接近 有用信号并小于有用信号频率，根据fS-fJ1=fJ1-fJ2的判断条件， 930-810=810-690=120kHZ，因此可证明这可是互调干扰,且在混 频器中由4次方项产生，在放大器中由3次方项产生，是3阶互调 干扰。
7
所以，（b）和（c）能实现DSB调幅 而且在（b）中，包含了ωc的奇次谐波与Ω的和频与差频分 量，以及ωc的偶次谐波分量。 在（c）中，包含了ωc的奇次谐波与Ω的和频与差频分量， 以及ωc的基频分量。
数字电路答案第六章
第六章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。
为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。
（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
电子科技大学数字逻辑第六章习题答案
01 11 10 1 d 0 d d d d d
d
d
d
1
d
d
d
d
K1 Q0C 00 01 11 10 Q 2 Q1
00 01 d 0 0 d d 0 d 1 0 d 0 1
11
14
10
d
d
d
d
J1 Q0C 00 01 11 10 Q 2 Q1
00
J1 Q2 C
1 d
0 d
d d
d d
01 11 10
X
Q2n
Q1n
Q2n+1 Q1n+1
Z
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
1 0 1 0 1 0 1 0
0 0 0 1 1 0 0 0
(3) 状态转换图
X/Z 0/0 1/0
00 0/1 1/1 11
01
1/0 1/0
J 3 X Q1Q2、K 3 1 J 2 Q3 ( X Q1 )、K 2 X Q1 J1 X Q3、K1 Q2 Z X Q3
电路图省略
20、试用JK触发器设计一个六进制减法计数器。
000
/1
/0
001
/0
010 /0
101
/0
100
/0
011
Q3n 0 0 0 0 1 1 1 1
J 2 Q1 Q0 C
01 11 10
d
d
d
d
K2 Q0C 00 01 11 10 Q 2 Q1
00 d d d d
数字电子技术第6章习题及解答2
第6章习题解答1. 电路如图6-1所示，试分析其功能。
（1）写出驱动方程、次态方程和输出方程；（2）列出状态表，并画出状态图和时序波形。
图6-1 题1图z解 （1）根据图6-1写出驱动方程'1'21Q Q D =， 12Q D =将其代入D 触发器的特性方程，得每一触发器的状态方程'1'21*1Q Q D Q ==12*2Q D Q ==输出方程为 CP Q z ⋅=2（2）由状态方程可列出状态表如表6-1所示。
按表00，可作出时序波形图如图6-2（b ）所示。
图6-2 题1状态图和波形图CP Q 2Q 1z(a )(b )2. 时序电路如图6-3所示。
（1）写出该电路的状态方程、输出方程；（2）列出状态表，画出状态图。
图6-3 题2图解 （1）驱动方程 x K J ==11 122xQ K J ==将其代入JK 触发器的特性方程，的状态方程21'21*21'1*1)'('Q xQ Q xQ Q Q x xQ Q +=+=输出方程 21Q xQ z =（2）假定一个现态，代入状态方程，得出对应的次态和输出状态，列表表示即得状态表，如表6-2所示。
由此算出状态图，如图6-4所示。
表6-2 题2状态表图6-4 题2的状态图3. 某计数器的输出波形如图6-5所示，试确定该计数器是模几计数器，并画出状态图。
图6-5 题3图CP Q A Q B QC解 由波形图画出状态图，Q C 为高位，Q A 为最低位。
010000001100011101Q C Q B Q A故该波形显示的计数器的计数模为六。
4. 分析如图6-6所示的同步时序电路。
图6-6 题4图解 （1）有题图得到各级触发器的驱动方程为⎪⎪⎩⎪⎪⎨⎧====34231242'3'11)'(Q D Q D Q D Q Q Q Q D（2）列出状态方程为⎪⎪⎩⎪⎪⎨⎧========34*423*312*242'3'11*1)'(Q D Q Q D Q Q D Q Q Q Q Q D Q由驱动方程和状态方程可以确定，该电路是移位寄存器型时序电路，其电路的状态转移决定于第一级的驱动信号。
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弟八早可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使Z具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章耍求读者了解PLD器件的丄作原理，掌握用可编程逻辑器件设计数字电路的方法。
为学握使用电了设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、对编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用來产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门一或门”两级电路可实现任何组合电路，乂因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具冇普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD冇着大致相同的棊木结构，根据与阵列和或阵列是否可编程，分为三种基木类型:（1）与阵列固定，或阵列可编程；（2）与或阵列均nJ编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）o（三）高密度可编程逻辑器件HDPLD单片高密度「|J编程逻辑器件HDPLD （High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
《数字电子技术基础》2版习题答案 6章习题解答
6章习题题解6.1 集成施密特触发器及输入波形如图题6.1所示，试画出输出u O的波形图。
施密特触发器的阈值电平U T+和U T-如下图。
图题6.1 [解]集成施密特触发器输出u O的波形如图解所示。
图解6.1图题所示为数字系统中常用的上电复位电路。
试说明其工作原理，并定性画出u I与u O 波形图。
假设系统为高电平复位，如何改接电路？图题图解[解] 工作原理分析如下(1) 当V CC刚加上时，由于电容C上的电压不能突变，u I为低电平，输出u O为低电平；随着电容充电，u I按指数规律上升，当u I≥U T时，输出u O变为高电平，完成了低电平复位功能。
波形如图解所示。
(2) 假设系统为高电平复位，仅将图中R，C互换位置即可。
图题是用TTL与非门、反相器和RC积分电路组成的积分型单稳态触发器。
该电路用图题所示正脉冲触发，R R off。
试分析电路工作原理，画出u O1、u I2和u O的波形图。
[解]工作原理分析如下9899触发信号未到来时，u I 为低电平，输出u O 为高电平；正触发脉冲到来时，u O1翻为低电平，此时由于u I2仍为高电平，输出u O 为高电平不变，电容通过R 放电，当u I2下降到U T 时〔u I 仍为高电平〕，输出u O 翻为高电平，暂稳态过程结束。
u O1、u I2和u O 的波形见图解。
6.4 集成单稳态触发器74121组成的延时电路如图题6.4所示，要求 (1)计算输出脉宽的调节范围； (2)电位器旁所串电阻有何作用？[解] (1) 输出脉宽：W ext ext W 0.70.7()t R C R R ==+,分别代入R W =0和22k Ω计算，可得t W的调节范围为：W 3.6mS 19mS t ≤≤。
(2) 电阻R 起保护作用。
假设无R ，当电位器调到零时，假设输出由低变高，那么电容C 瞬间相当于短路，V CC 将直接加于内部门电路输出而导致电路损坏。
6.5 集成单稳态触发器74121组成电路如图题6.5所示，要求(1)计算u O1、u O2的输出脉冲宽度；(2)假设u I 如图中所示，试画出输出u O1、u O2的波形图。
数字集成电路分析与设计 第六章答案
CHAPTER 6P6.1. The on-resistance of a unit-sized NMOS device.LINEAR | SATURATIONOn-resistance of a unit-sized NMOS device051015202500.20.40.60.811.2V DSR D SThe average on-resistance is approximately 15kΩ. The expression for the average resistance value between DD V and 2DDV .()()()()()()()()222,,22,2223344V DD DSV DS DD DDDD DDV DDDS DD DS D satD satV V V V V I V I I ON DD ON ON DD GS T CN N DDD sat sat ox GS T R V R R V V VE L V I Wv C V V +++===-+==-P6.2. Since the signal must go around the ring twice for one oscillation, the period is :()()()()()()()()()()()()()()331531517301012.51021100.32727.5103100.3173ps TOT PLH PHL P LOAD N LOAD P N W EQP EQN g eff P N P N t N t t N R C R C N R R C W L L N R R C C W W W W --=+=+=+⎛⎫=+++ ⎪⎝⎭⎛⎫=⨯+⨯+ ⎪⎝⎭=⨯⨯=115.77GHz 173TOTf t ps=== Independent of inverter size.P6.3. SPICE.P6.4. The self-capacitance in these cases are the capacitances that will make the transition from0 to DD V or vice versa.a. In this case, all the internal nodes will be charged so the self-capacitance is :()2233313SELF eff eff C C W W W W W C W =++++=b. In this case, all the internal nodes but the one above the bottom NMOS transistor will be charged:()223310SELF eff eff C C W W W W C W =+++=c. If we assume a worst-case scenario, this node will be charged up to DD V from 0.()2233313SELF eff eff C C W W W W W C W =++++=d. The node above the bottom-most NMOS transistor has already been discharged.()223310SELF eff eff C C W W W W C W =+++=P6.5. SPICEP6.6. For optimum sizing given four inverters.()()()()()()()()()()()()44332214111111120012005.8911200203.895.891203.8934.645.89134.64 5.895.8915.8915.8945.890.525.5OUT NPE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P =⨯=====⨯===⨯===⨯===⨯====⨯+=+=+=∏∑∑For the number of devices for optimum delay:log log log log log log12005.11log log 4N N SE SE PE SE PE N SE PEPE N SE =======Setting 5N =gives:()()()()()()()()5544332215114.1211200290.634.121290.6370.394.12170.3917.054.12117.05 4.124.1214.1214.1244.120.518.5OUT N SE LE C C SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P ===⨯===⨯===⨯===⨯===⨯====⨯+=+=+=∑∑P6.7. Solution for NAND3For the first NAND3, LE=5W/3W=5/3. For the second NAND3, the delay is not the same asthe basic inverter. So use the more general formula:310/25/33nand W R LE WR⨯== Same as the first case.a.For equal rise and fall time, we double the sizes of the transistors which leads to:313LE==b.For the pseudo-NMOS, we must first calculate the currents, which are different forpull-up and pull-down in the case of a pseudo-NMOS.For the case of the pull-up, only the PMOS is charging the output, for equal delays,we double the size of the PMOS and NMOS to obtain:23LE=P6.9.a.53 LE=b.53 LE=c.82,33 R FLE LE==d.4,23R FLE LE==P6.10.a.813RLE st gate =b.523FLE nd gate =()()()()()()()()()()()()()()45343433221411451110002222336.8711000145.656.87145.6535.366.8735.36 6.876.871 6.8716.8746.870.51 1.50.5OUT NN N PE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D SE P SE P ⎛⎫⎛⎫=⨯== ⎪⎪⎝⎭⎝⎭===⨯===⨯===⨯===⨯====+=+=++++∏∑∑31=P6.12.()()()()()()()()()()()()()()()6345434332211546410001777833311.5510001173.2111.55173.2112511.5525411.5511.55111.551111.55OUT N N PE LE FO BE SE LE C BE C SE LE C BE C SE LE C BE C SE LE C BE C SE D SE P ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⨯⨯===⨯⨯====+∏()()41411.550.51 1.5251.2N SE P =+=++++=∑∑()()()()()()()()()()()635735445712(2)(4)800066730333314.6800011095.814.610951175.114.64512(4175.1500)533533OUT PE LE FO BE SE LE C BE C SE LE C BE C SE PE LE FO BE SE ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⎛⎫⎛⎫=⨯⨯=⨯+= ⎪⎪⎝⎭⎝⎭==∏∏()()()()()()()()()()()5343322151117.4712001114.317.54114.32317.517.5117.51117.53(17.5)214.60.51 1.5 2.25288.9NN N LE C BE C SE LE C BE C SE LE C BE C SE D SE P SE P =⨯⨯===⎛⎫⎪⨯⨯⎝⎭===⨯⨯====+=+=++++++=∑∑To minimize the delay, a estimate of the number of needed stages can be performed :log log 6637049.610log log 4SE PE N SE =∴===≈ The additional stages can be implemented as inverters attached at the input.P6.14. Consider the following situations :C LV inC LV outOutput high-to-low Output low-to-highIn the first case, the output is making a transition from high to low. The next inverter (not shown) has the PMOS in the cutoff region and the NMOS in the linear region. In these regions, the input capacitance of the next gate can be computed as follows:PMOS: C GP =C g x 2W x (1/2) NMOS: C GN =C g x WFor the output low-to-high transition, we have the PMOS linear and the NMOS cutoff: PMOS: C GP =C g x 2W NMOS: C GN =C g x W (1/2)Clearly, the second case has a larger total capacitance and hence a larger effective C g .P6.15. For this problem we examine ramp inputs as compared to step inputs. In both cases below,the transistors being driven enter the linear region and experience larger gate capacitances than the step input case. Therefore, C g is always larger for ramp inputs.C LC LV outpositive-going input ramp negative-going input rampV V DDP6.16. The FO4 delay for 0.18um is approximately 75ps. For 0.13um it is 55ps. Therefore, theconstant for the equation is roughly 420ps/um.。
西安电子科技大学数字电路基础答案
习题4 4－3解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。
真值表如下：由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。
0M =当时，332321321210321010Y x Y x x Y x x x Y x Y x x x x Y x =⎧⎪=⊕⎪⎨=⊕⊕=⊕⎪⎪=⊕⊕⊕=⊕⎩ 完成格雷码至二进制的转换。
4－9 设计一个全加（减）器，其输入为A,B,C 和X （当X ＝0时，实现加法运算；当X ＝1时,实现减法运算),输出为S(表示和或差），P(表示进位或借位）。
列出真值表，试用3个异或门和3个与非门实现该电路，画出逻辑电路图。
解：根据全加器和全减器的原理,我们可以作出如下的真值表:由真值表可以画出卡诺图，由卡诺图得出逻辑表达式，并画出逻辑电路图:A B C XP4－10 设计一个交通灯故障检测电路，要求红，黄，绿三个灯仅有一个灯亮时,输出F ＝0；若无灯亮或有两个以上的灯亮，则均为故障，输出F ＝1。
试用最少的非门和与非门实现该电路。
要求列出真值表，化简逻辑函数，并指出所有74系列器件的型号. 解:根据题意，我们可以列出真值表如下：对上述的真值表可以作出卡诺图，由卡诺图我们可以得出以下的逻辑函数：F AB AC BC ABC AB AC BC ABC =+++=•••逻辑电路图如下所示：A F4－13 试用一片3－8译码器和少量逻辑门设计下列多地址输入的译码电路.（1） 有8根地址输入线7A ~1A ,要求当地址码为A8H,A9H ，…,AFH 时，译码器输出为0Y ～7Y 分别被译中，且地电平有效。
（2） 有10根地址输入线9A ～0A ，要求当地址码为2E0H,2E1H, …,2E7H 时，译码器输出0Y ~7Y 分别被译中，且地电平有效.解：(1）当122100A B E E E =，即75364210111,00,A A A A A A A A ==从000～111变化时07~Y Y 分别被译中，电路如下图所示：Y Y (2）当122100A B E E E =，即97538432101111,000,A A A A A A A A A A ==从000～111变化时，07~Y Y 分别被译中。
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39.试分析图 P6-39 所示的各时序电路。 （1）列出图（a）,（b）, （c）, （d）各电路的状态表，指出电路的逻辑功能。 （2）画出图（e）,（f）电路的输出波形，指出电路的逻辑功能。 解： （1）图（a）的态序表如表解 6-39（a）所示，该电路为模 6 计数器（或 6 分频电路） ，
n 1 8.解：状态方程为： Q0 X , Q1n1 XQ0 XQ1
输出函数为： Z X Q1 状态表如表解 6-8 所示，状态图如图解 6-8 所示。 逻辑功能为：110 序列检测器。
9.
n 1 n 1 Q 0 Q 2 Q1 Q 2 Q0 Q1Q2 , Q1n1 Q0 , Q2 Q1 解：状态方程为： Q0
15. 解：设 S 0 为初始状态；
S1 为接收到一个 1 的状态；
S 2 为在收到 1 后接收到一个 0 的状态；
S 3 为在顺序收到 10 后接收到一个 1 的状态；
S 4 为在顺序收到 101 后接收到一个 1 的状态；状态图如图解 6-15（1） （2）所示.
16.解： （a）最大等价类为：[AF],[BE],[CG],[D]，简化状态表如表解 6-16（a）所示。 （b）最大等价类为：[ABC],[D],[E],简化状态表如表解 6-16（b）所示。
37.解：用 74LS161 实现模 7 计数器，组合电路真值表如表解 6-37 所示。逻辑电路如图解 6-37 所示。
38.解： （1）用 74LS161 实现模 7 计数，Z 由 CP 和 X 相与得到，函数表如表解 6-38（1） 所示，逻辑电路图如图解 6-38（1）所示。
（2）采用计数型：可用 74LS194 构成模 6 扭环型计数器，然后再用一片 3-8 译码器实 现双序列码输出：Z1 110100 , Z 2 010011 。 序列码输出函数表如表解 6-38 （2） 所示， 逻辑电路图如图解 6-38（2）所示。 （3）八路脉冲分配器：用 74LS161 实现模 8 计数，时钟 CP 同时作为 3-8 译码器的 选通信号，只有当 CP=1 时才有译码输出，其电路图和波形图如图解 6-38（3a）(3b)所示。
J 3 Q2 Q1Q0
J 2 Q1Q0
K 2 Q3 Q1Q0
J 1 Q3Q2 Q0
J0 1
K 3 Q2
K1 Q0
K0 1
对于不描述的六种多余状态检查结果如表解 6-22 （ b） 所示，可见该电路具有自启动能力。
23.解：可控计数器的状态转移表如表解 6-23 所示（该状态转移表将多余状态的转移指定 为 000 状态， 构成一个完全描述时序电路） 。 根据状态转移表画出各触发器的次态卡诺图， 可求得各触发器的激励函数：
28. 解：利用异步清零和同步预置（零）两种方法实现，电路如图解 6-28（1） （2） （3）所示， （1）为模 6 计数器，左图为异步清零法，每计数到 6 时异步清零，右图为同步预置法， 计数到 5 后同步置数零。其他两种类似。
图解 6-28 29.解： 使用两片 74LS160 构成最大计数值为 100 的计数器，然后采用清零法构成模 35 计 数器，电路图如图解 6-29 所示，当计数器从 0 计数到 35（00110101）时异步清零。
30. 试用 74LS161 分别构成模 5.10.14 计数器，要求每种模值用两种方案实现，画出相应 的逻辑电路并简单叙述其工作原理。 解：利用异步清零和同步预置（零）两种方法实现，电路如图解 6-30（1） （2） （3）所示， （1）为模 5 计数器，左图为异步清零法，每计数到 5 时异步清零，右图为同步预置法， 计数到 4 后同步置数零。其他两种类似。
(2) 图（e）的表达式为 C r Q AQD , Z Q AQB QC , 输出波形如图解 6-39（e） 所示，该电路为模 10 计数器。 图 （f） 的表达式为 C r X , Z CPQ 3 , 输出波形如图解 6-39（f）所示， X 为随机输入信号，只有当连续输入四个（或四个以上）0 时，输出 Z 在一个 CP 脉冲内为 0，否则波形同 CP 脉冲。
输出函数为： Z Q2 状态表如表解 6-9 所示，状态图和波形图如图解 6-9 所示。 逻辑功能为：模 8 移位型计数器。
14.解：设 S 0 为初始状态；
S1 为接收到一个 0 的状态；
S 2 为在收到 0 后接收到一个 1 的状态；
S 3 为在顺序收到 01 后接收到一个 1 的状态；状态图如图解 6-14 所示.
图解 6-30 31.解：用两片 74LS161 构成最大计数值为 256 的计数器，再用异步清零法实现模 168 计 数器，即采用 0 至 167 共 168 个有效状态，当计数到 168（10101000）时异步清零，电路 如图解 6-31 所示。
32.试分析图 P6-32 所示的计数器。 （1）求出计数器的模值 M。 （2）若将 74LS161 换成 74LS160，求出计数器的模值。
J 2 Q1Q0
J 0 Q 2 M Q1
K 2 M Q1 Q0
J 1 Q 2 Q0
K1 Q2 Q0
K0 1
26 解：将需要检测的序列信号送入移位寄存器，再用组合电路进行判断即可。该方法电 路结构简单，易于调试，得到广泛应用。根据本题要求可直接获得检测电路如图解 6-26 所示。 工作过程：输入信号 X 在位同步信号作用下将前六位数码移入移位寄存器，连同当前的 输入 X（第七位数码）送与门进行逻辑判断，仅当输入序列为 0100111 时，F=16-34 35 解 ： 从 图 中 看 出 :
D Q1 Q2 Q3 Q4
，
所
以
Q1n1 D Q1 Q2 Q3 Q4 , S R Q1
态序表，状态图分别如表解 6-35，图解 6-35 所示。可见，该电路为 M=5 的环形计数器， 或非门使电路具有自启动能力。
图 P6-33 解： （1）图为两片 74LS163 同步级联，整体同步预置，当计数到 255（11111111）时同步 置数 149（10010101） ，分频系数为 107，若分频系数为 55，那么计数器的预置值应为 201 （11001001） 。 （2） 将 74LS163 换成 74LS162， 当计数到 99 （10011001） 时同步置数 95 （10010101） ， 分频系数为 5，若分频系数为 55，那么计数器的预置值应为 45（01000101） 。 34.解：用典型的移位型计数器实现： M 为偶数时，可用扭环型计数器实现，触发器数 n=M/2, M 为奇数时，可用奇数分频电路实现，触发器数 n=（M+1）/2, M=6 时 n=3, 用一片 74LS194 构成扭环型计数器实现； M=9 时 n=5, 用二片 74LS194 构成奇数分频电路实现； M=12 时 n=6,用二片 74LS194 构成扭环型计数器实现； M=13 时 n=7,用二片 74LS194 构成奇数分频电路实现； M=15 时 n=8,用二片 74LS194 构成奇数分频电路实现； 电路图如图解 6-34（1） （2） （3） （4） （5）所示：
第六章 1.解：在组合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变 量的历史情况无关，组合电路仅由门电路组成，不包含记忆元件；在时序逻辑电路中，任 意时刻的输出不仅与该时刻输入变量的取值有关， 而且与电路的原状态， 即与过去的输入 情况有关。时序逻辑电路的结构有两个特点：第一，时序逻辑电路包含组合逻辑电路和存 储电路两部分。存储电路具有记忆功能，通常由触发器组成；第二，存储电路的状态反馈 到组合逻辑电路的输入端， 与外部输入信号共同决定组合逻辑电路的输出， 组合逻辑电路 的输出除包含外部输出外， 还包含连接到存储电路的内部输出， 它将控制存储电路的状态 转移。 2.解：状态图如图解 6-2 所示。
20.解：该时序电路可视为一个三输出的脉冲分配器，工作波形的周期为八拍，可以先用 八进制计数器产生 8 个状态作为组合电路的输入， 然后通过组合电路产生三路输出， 其电 路结构框图如图解 6-20 所示，组合电路的真值表如表解 6-20 所示。 （设计数器的输出为：
' ' Q2 Q1' Q0 ,组合电路的输出为： Q2 Q1Q0 ）
5. 解：状态表如表解 6-5 所示，波形图如图解 6-5 所示。 7.解： （a）该电路由 JKFF 构成扭环形计数器，状态方程为：
n 1 Q0 Q2
Q1n1 Q0
n 1 Q2 Q1
状态表如表解 6-7 所示，状态图如图解 6-7 所示。 （b）该电路由 DFF 构成扭环形计数器，状态方程，状态表，状态图均与（a）相同。
Q0 输出对称方波。
图（b）的表达式为 S R Q0 Q2 , S1 Q0 Q1 Q2 , Z Q2 。态序表如表解 6-39（b）所示，该电路为序列码发生器， Z Q2 1101001 .。 图（c）的表达式为 S R Q0 ⊙ Q3 , D0 Q 3 , S1 Q0 Q1Q2 ,态序表如表解 6-39 （c）所示，该电路为模 16 移位型计数器。 图（d）的态序表如表解 6-39（d）所示，X 为随机输入信号，只有当输入为 1101 （左边数码先输入） ，电路中 Q0 Q1Q2 Q3 检测到 1011 时，输出 Z=1，且输入 1101 不可重 叠，因此该电路为不可重叠 1101 序列检测器。
图 P6-32 解： （1）图为两片 74LS161 同步级联，整体同步预置。 计数范围为： （00101001） 2 至（01000100） 2 ，计数到（01000100） 2 时同步置数 （00101001） 2 ，模值 M=28. （2）若将 74LS161 换成 74LS160，计数范围为：29（00101001）至 44（01000100） ， 计数到 44（01000100）时同步置数 29（00101001） ，模值 M=16. 33.