我的Verilog学习笔记..
Verilog中的一些语法和技巧
Verilog中的⼀些语法和技巧1、.2、.3、Reg型的数据类型默认初始值为X。
reg型数据可以赋正值也可以赋负值，但是当⼀个reg型数据是⼀个表达式的操作数的时候，他的值被当做⽆符号数及正值。
4、在数据类型中？和Z均表⽰⾼阻态。
5、Reg型只表⽰被定义的信号将⽤在“always”模块内，并不是说reg型⼀定是寄存器或触发器的输出。
虽然reg型信号常常是寄存器或触发器的输出但是并不⼀定总是这样。
6、Verilog语⾔中没有多维数组的存在。
Memory型数据类型是通过扩展reg型数据的弟⼦和范围来⽣成的。
其格式如下reg[n-1:0]存储器名[m-1:0];7、在除法和取余的运算中结果的符号和第⼀个操作数的符号位是相同的。
8、不同长度的数据进⾏运算：两个长度不同的数据进⾏位运算时，系统会⾃动地将两者按有端对齐，位数少的操作数会在相应的⾼位⽤0填满以便连个操作数安慰进⾏操作。
9、= = =与！= = =和= =与！= =的区别：后者称为逻辑等是运算符，其结果是2个操作数的值决定的。
由于操作书中某些位可能不定值x和⾼阻态z结果可能是不定值x。
⽽ = = =和！= = =运算符对操作数的⽐较时对某些位的⾼阻态z和不定值x也进⾏⽐较，两个操作数必须完全⼀致，其结果才是1，否则是0.10、⾮阻塞和阻塞赋值⽅式：⾮阻塞赋值⽅式（如a<=b）上⾯语句所赋得变量值不能⽴即被下⾯语句所⽤，（2）快结束后才能完成这次赋值操作 3在编写克综合的时序逻辑模块时这是最常⽤的赋值⽅法。
阻塞赋值（如a=b）赋值语句执⾏完后，块才结束 2 b的值在赋值语句完成后⽴即执⾏ 3在时序逻辑使⽤中，可能产⽣意想不到的结果。
11、模块的描述⽅式：(RTL为寄存器传输级描述)“（1）数据流描述⽅式：数据流⾏描述主要⽤来描述组合功能，具体⽤“assign”连续赋值语句来实现。
分为两种a、显式连续赋值语句;连线型变量类型[连线型变量为快]连线型变量名Assign #（延时量）连线型变量名=赋值表达式；显式连续赋值语句包含了两条语句;第⼀条是对连线型变量的进⾏类型说明的说明语句；第⼆句是对这个已得到声明的连线型变量进⾏连续赋值语句。
自己整理的：学习verilogDHL问题笔记——Quartus常见错误
⾃⼰整理的：学习verilogDHL问题笔记——Quartus常见错误我初学verilog语⾔，很多细节都没注意，按着⾃⼰的思想就写了，编译的时候才发现各种问题。
这些都是我在学习中遇到的问题，还是很常见的。
1.Error (10028): Can't resolve multiple constant drivers for net ……解析：不能在两个以上always内对同⼀变量赋值，这个细节⼀般看书看资料会看到，但是编程时，就是没想到。
2.Error (10158): Verilog HDL Module Declaration error at clkseg.v(1): port "XXXX" is not declared as port解析：⼤意了，端⼝类型还没定义啊！3.Error (10110): variable "en" has mixed blocking and nonblocking Procedural Assignments -- must be all blocking or all nonblocking assignments解析:en在程序中有时⽤⾮阻塞赋值，有时⽤阻塞赋值，这是禁⽌的。
在初学的时候，可能分得不是很清楚，所以在检查时，⼀定要⼀步步观察慢慢来。
4.Error (10161): Verilog HDL error at clkseg.v(36): object "count" is not declared解析：这个错误应该很明显啦，只要能读得懂。
5.Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***"; expecting ";"解析：意思应该也很简单，就是检查的时候要细⼼点。
学习verilog DHL问题笔记——Quartus常见错误
学习verilog DHL问题笔记——Quartus常见错误我初学verilog语言，很多细节都没注意，按着自己的思想就写了，编译的时候才发现各种问题。
这些都是我在学习中遇到的问题，还是很常见的。
1.Error (10028): Can't resolve multiple constant drivers for net ……解析：不能在两个以上always内对同一变量赋值，这个细节一般看书看资料会看到，但是编程时，就是没想到。
2.Error (10158): Verilog HDL Module Declaration error at clkseg.v(1): port "XXXX" is not declared as port解析：大意了，端口类型还没定义啊！3.Error (10110): variable "en" has mixed blocking and nonblocking Procedural Assignments -- must be all blocking or all nonblocking assignments解析:en在程序中有时用非阻塞赋值，有时用阻塞赋值，这是禁止的。
在初学的时候，可能分得不是很清楚，所以在检查时，一定要一步步观察慢慢来。
4.Error (10161): Verilog HDL error at clkseg.v(36): object "count" is not declared解析：这个错误应该很明显啦，只要能读得懂。
5.Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***"; expecting ";"解析：意思应该也很简单，就是检查的时候要细心点。
最新FPGA状态机学习笔记(verilog)资料
FPGA之有限状态机学习笔记有限状态机（FSM）是由寄存器组合组合逻辑构成的硬件时序电路。
FSM 的状态只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。
Mealy型FSM的下一个状态不仅取决于当前所在状态，还取决于各个输入值。
Moore型FSM的下一个状态只取决于当前状态。
Verilog HDL可以用很多方法描述FSM，最常用的是用always语句和case 语句。
FSM常用模型有Gray和独热码两种，对于用FPGA实现的FSM建议采用独热码。
因为采用独热码可省下许多组合电路的使用，提高电路的速度和可靠性，且总的单元数并无显著增加。
用Verilog语言描述FSM，可以充分发挥硬件描述语言的抽象建模能力。
有限状态机设计的一般步骤：（1）、逻辑抽象，得出状态转换图（2）、状态化简（3）、状态分配（4）、选定触发器的类型并求出状态方程、驱动方程和输出方程（5）、按照方程得出逻辑图以下就是分别用独热码和Gray码实现上述状态的源程序:采用独热码源程序：module fsm(Clock,Reset,A,B,C,D,E,Multi,Contig,Single);input Clock;input Reset;input A,B,C,D,E;output Multi,Contig,Single;reg Multi;reg Contig;reg Single;parameter [6:0]S1=7'b0000001,S2=7'b0000010,S3=7'b0000100,S4=7'b0001000,S5=7'b0010000,S6=7'b0100000,S7=7'b1000000;parameter U_DL Y=1;reg [6:0] curr_st;reg [6:0] next_st;always @(posedge Clock or posedge Reset) beginif(!Reset)curr_st=S1;elsecurr_st= #U_DL Y next_st;endalways @(curr_st or A or B or C or D or E) begincase(curr_st)S1:beginMulti =1'b0;Contig =1'b0;Single =1'b0;if(A&~B&C)next_st =S2;else if(A&B&~C)next_st =S4;elsenext_st =S1;endS2:beginMulti =1'b1;Contig =1'b0;Single =1'b0;if(!D)next_st =S3;elsenext_st =S4;endS3:beginMulti =1'b0;Contig =1'b1;Single =1'b0;if(A|D)next_st =S4;elsenext_st =S3;endS4:beginMulti =1'b1;Contig =1'b1;Single =1'b0;if(A&B&~C)next_st =S5;elsenext_st =S4;endS5:beginMulti =1'b1;Contig =1'b0;Single =1'b0;next_st =S6;endS6:beginMulti =1'b0;Contig =1'b1;Single =1'b1;if(!E)next_st =S7;elsenext_st =S6;endS7:beginMulti =1'b0;Contig =1'b1;Single =1'b0;if(E)next_st =S1;elsenext_st =S7;enddefault:next_st =S1;endcaseendendmoduleModelsim仿真激励文件程序如下:`timescale 1 ns/ 1 psmodule fsm_vlg_tst();// constants// general purpose registersreg eachvec;// test vector input registersreg A;reg B;reg C;reg Clock;reg D;reg E;reg Reset;// wireswire Contig;wire Multi;wire Single;// assign statements (if any)fsm i1 (// port map - connection between master ports and signals/registers .A(A),.B(B),.C(C),.Clock(Clock),.Contig(Contig),.D(D),.E(E),.Multi(Multi),.Reset(Reset),.Single(Single));initialbeginClock=0;forever #10Clock=~Clock;endinitialbeginReset=0;#100Reset=1;endinitialbegin//{A,B,C,D,E}=5'b10101;//# 10// {A,B,C,D,E}=5'b11000;{A,B,C,D,E}=5'b10111;//A=1;//B=0;//C=1;#100//{A,B,C,D,E}=5'b10101;D=0;#50//{A,B,C,D,E}=5'b10111;A=1;D=1;#50//{A,B,C,D,E}=5'b11011;A=1;B=1;C=0;#100//{A,B,C,D,E}=5'b11010;E=0;#50//{A,B,C,D,E}=5'b11011;E=1;endendmodule注：initial块中语句是顺序执行的，因此在需要延时的时候，按相对时间延时。
Verilog语言基础知识
在Verilog HDL中，用parameter来定义常量，即用parameter来定义一个标志符，代表一个常量，称为符号常量。其定义格式如下:
parameter 参数名1=表达式，参数名2=表达式，参数名3=表达式……;
例如:
parameter sel=8，code=8'ha3;
//分别定义参数sel为常数8(十进制)，参数code为常数a3(十六进制)
Verilog HDL中共有19种数据类型。数据类型是用来表示数字电路中的数据存储和传送单元的。在此介绍4个最基本的数据类型:integer型、parameter型、reg型和wire型。
Verilog HDL中也有常量和变量之分，他们分属以上这些类型。
6.2.1 常量
在程序运行过程中，其值不能被改变的量称为常量。
assign {cout,sum}=ina+inb+cin;//全加
endmodule
【例6.2】一个8位计数器的Verilog HDL源代码
module counter8(out,cout,data,load,cin,clk);
output[7:0]out;
output cout;
input[7:0] data;
6.1.2 Verilog HDL模块的结构
Verilog HDL的基本设计单元是"模块(block)"。一个模块是由两部分组成的，一部分描述接口;另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明，图6.1示出了一个"与-或-非"门电路。
图6.1"与-或-非"电路
该电路表示的逻辑函数可以写为:
6.2.2 变量
Verilog学习笔记--运算符与阻塞非阻塞语句
verilog中的位运算符，缩位运算符和逻辑运算符的说明
1，位运算符
按位运算的运算符是位运算符，原来的操作数有几位，结果就有几位，若两个操作数位数不同，则位数短的操作数左端会自动补0（两个数右端对齐，位数少的操作数会在相应的高位补0）。
（1），按位取反：~
（2），按位与：&
（3），按位或：|
（4），按位异或：^
（5），按位同或：^~或~^
2，缩位运算符（又称归约运算符）
缩位运算符是单目运算符，按位进行逻辑运算，结果是一位值！
（1），与缩位运算符：&
（2），或缩位运算符：|
（3），异或缩位运算符：^
（4），与，或，异或运算符和非运算符组成的复合运算符：~&，~|,~^
3，逻辑运算符（逻辑关系运算）
（1），逻辑与：&&
（2），逻辑或：||
（3），逻辑非：！
其中，逻辑与和逻辑或是双目运算符，逻辑非是单目运算符。
如果操作数是多位的，则将操作数看做整体，若操作数中每一位都是0值则为逻辑0值，若操作数当中有1，则做位逻辑1值。
4，相等与全等运算符
（1），==
（2），!=
（3），===
（4），!==
== 、！= 、===、！== 符号之间不能有空格。
“==”和“！=”称作逻辑等式运算符，其结果由两个操作数的值决定。
由于操作数可能是x或z，其结果可能为x；
“===”和“！==”常用于case表达式的判别，又称作cae等式运算符。
其结果只为0和1.如果操作数中存在x和z，那么操作数必须完全相同结果才为1，否则为0.
逻辑等式运算符和case等式运算符的区别：。
FPGA笔记之verilog语言(基础语法篇)
FPGA笔记之verilog语言（基础语法篇）笔记之verilog语言（基础语法篇）写在前面：verilogHDL语言是面对硬件的语言，换句话说，就是用语言的形式来描述硬件线路。
因此与等软件语言不同，假如想要在实际的中实现，那么在举行verilog语言编写时，就需要提前有个硬件电路的构思和主意，同时，在编写verilog语言时，应当采纳可综合的语句和结构。
1. verilog 的基础结构1.1 verilog设计的基本单元——module在数字电路中，我们经常把一些复杂的电路或者具有特定功能的电路封装起来作为一个模块用法。
以后在运用这种模块化的封装时，我们只需要知道：1.模块的输入是什么；2.模块的输出是什么；3.什么样的输入对应什么样的输出。
而中间输入是经过什么样的电路转化为输出就不是我们在用法时需要特殊重视的问题。
当无数个这样的模块互相组合，就能构成一个系统，解决一些复杂的问题。
verilog语言的基础结构就是基于这种思想。
verilog中最基本的模块是module，就可以看做是一个封装好的模块，我们用verilog来写无数个基本模块，然后再用verilog描述多个模块之间的接线方式等，将多个模块组合得到一个系统。
那么一个module应当具有哪些要素呢？首先对于一个module，我们应当设计好其各个I/O，以及每个I/O的性质，用于与模块外部的信号相联系，让用法者知道如何连线。
第二，作为开发者，我们需要自己设计模块内部的线路来实现所需要的功能。
因此需要对模块内部浮现的变量举行声明，同时通过语句、代码块等实现模块的功能。
综上所述，我们把一个module分成以下五个部分：模块名端口定义I/O解释第1页共9页。
Verilog HDL基础知识
tri tri0 tri1 triand trior trireg unsigned vectored wait wand weak0 weak1 while wire wor xnor xor
第3章 Verilog HDL基础知识
3.2 数 据 类 型
Verilog HDL支持两种形式的注释符：/*……*/与//。其中， /*……*/为多行注释符，用于对多行语句注释；//为单行注释符， 只对注释符所在的行有效。下面是一个使用注释符对1位加法器 进行说明的例子。
第3章 Verilog HDL基础知识
【例3-2】注释符的例子。
/* 该例利用一位加法器来说明单行注释符与多行注释符的
第3章 Verilog HDL基础知识
1. 字符串变量的声明 Verilog HDL中采用寄存器变量来存储字符串，寄存器变量的 位数要大于字符串的最大长度。需要注意的是，Verilog HDL中并 不需要特殊位来存储终止符。 【例3-6】字符串变量的声明。
reg [8*12：1] stringvar； initial
'<base_format><number> 符号“'”为基数格式表示的固有字符，该字符不能省略，否 则为非法表示形式；参数<base_format>用于说明数值采用的进制 格式；参数<number>为相应进制格式下的一串数字。这种格式未 指定位宽，其缺省值至少为32位。
第3章 Verilog HDL基础知识
第3章 Verilog HDL基础知识
module addbit (a，b，ci，sum，co)；
input
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Verilog学习笔记1.我的第一个verilog程序：三态门module three_status_device(in,out,oe);input in,oe;output out;assign out = (oe)? in : 1'bz;endmodule其中oe为输出有效端，当oe置高则输入能顺利通过，否则输出高阻态。
查看Technology Schematic后可知three_status_device模块使用的FPGA内部资源：分别是输入缓冲器IBUF，非门INV和三态缓冲器OBUFT。
我们还可以通过View Synthesis Report来观察到底使用了多少资源：我们可以看出所选的芯片类型为V5系列的fx100，SPEED等级为-2，使用了1个查找表，1个Flip Flop触发器和3个IO口。
由于模块比较简单，我们直接进入后仿真阶段；最后，我们可以通过中的View HDL InstantiationTemplate看到生成的HDL模板供我们调用实例：three_status_device instance_name (.in(in),.out(out),.oe(oe));小结：通过设计三态门，熟悉了verilog开发的主要流程和ise中的常用工具。
反思：对于高阻态，一般FPGA内部是不支持判断的。
现在有些比较新的FPGA内部已经带有BUFT三态门让用户直接调用（在IOB中），而对于市面上常用的FPGA则无法做到，因为内部并没有BUFT三态门，所以就需要用到slice资源中的MUX复用器，用MUX除了多占用LC/LE的资源以外，受控信号（如数据总线等）会随着驱动源的增加而使延时加大。
也有说法是使用RAM或ROM的总线结构提供高阻态的输出。
在FPGA开发时，一般将不用的IO口设置为三态状态，如果IO口较多的时候既占用连线资源也占用slice资源，对系统产生延迟。
2.组合逻辑：有毛刺怎么办？引用《数字电路基础》的描述，当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。
由竞争而可能产生的输出干扰脉冲的现象就叫做冒险，也就是通俗上说的毛刺。
书上还给出了常用的消除竞争冒险的方法：○1消除互补相乘项：通过人为优化逻辑表达式，消去同一信号的同反相同时存在项，降低竞争的发生几率。
○2增加乘积项避免互补项相加：若组合逻辑表达式中，在某些信号取一定值的情况下，表达式可化为一个信号的同反相同时相乘或相加时，则需要人为加入相乘项以确保此时输出状态的稳定。
那么在verilog如何实现消除毛刺呢？信号在fpga器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短和逻辑单元的数目有关,而且也和器件的制造工艺、工作环境等有关。
因此,信号在器件中传输的时候,所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间,就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于fpga以及其它的cpld器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。
尽管毛刺持续时间很短，但在高速电路中，这样的毛刺足以使后一级电路产生“误动作”。
要消除毛刺，我们先要了解FPGA内部毛刺的具体特点：由于布线延迟，和器件延迟，取决于FPGA内部结构，这个涉及到约束问题，/shineboy19850420/blog/09-10/178252_efbd3.html，由于接触不多，不在此进行讨论。
通过阅读资料，可以知道大多数毛刺都比较短（大概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害。
FPGA中消除毛刺的常用方法是：1.触发器输出通过添加触发器，使输出信号在clk跳变沿进行读取，并输出，能有效地降低毛刺的发生几率。
但这样的话，延时也就增大。
但是，毛刺的产生是不定时的，如果毛刺在时钟跳变时期产生，则使用触发器的方法无法解决问题。
2.信号延时法信号延时法，顾名思义，延时信号处理时期，等待信号稳定时再对数据进行处理。
它的具体做法有很多：○1信号延时检测信号延时方法很多，如使用门级电路延时，fpga的专用延时单元lcell，毛刺的产生随机性，单凭延时是无法解决问题的。
○2时钟延时像使用触发器的原理类似，通过增加时钟计数器，对时钟进行分频，加大时钟间隔，来保证对信号进行处理的时候信号已经稳定；或者为防止在信号检测时钟跳变时，信号发生变化，延时对信号检测时间，比如加入标志位寄存器，信号跳变后的下一个检测时钟对其检测。
这针对检测时期瞬变信号导致检测错误的方法。
○3状态机检测使用状态机对信号进行多次检测，首先第一次检测信号，进入下一状态，再次检测信号并与前面进行比较，如果不同则重新开始检测知道检测一定次数后确定信号不变动后，进行数据处理。
这种方法结合了上述方法，极好地消除了竞争冒险。
信号延时法缺点是用速度换取电路的稳定性，我们只能择优而取。
下面我们来看一些例子：按照设想out=abc+bde;其时序图要求如下：（用TimingDesigner画图）下面我们一一验证一下不同方法所实现的逻辑组合的效果。
//方法一，直接使用assign语句（数据流）assign out = a&b&c|d&e&b;类似的描述组合逻辑方法还有：always @ (a or b or c or d or e)begintemp1 = a&c|d&e; out = temp1&b;end wire temp1,temp2;and myand1(temp1,a,b,c); and myand2(temp2,d,e,b); or myor(out,temp1,temp2);由于表达式out=abc+bde可转换成out=b(ac+de)，因此b的取值至关重要，当输入信号b变为0时，输出即变为0，所以上述语句一般写成：wire temp;assign temp = a&c|d&e;assign out = temp&b;这样一来，当b变为0，输出立即变化，这就是关键路径的选取。
关键路径所生成的RTL结构如下：与没有选取关键路径相比：由行为仿真波形可以看出，这样的逻辑设计与设想相同：我们通过修改仿真文件.twf 对某些输入信号进行人为的延时，观察加入延时后出来的效果：输入信号波形代码段均写在Initial段中：（我们就在这里修改），为了保持毛刺持续时间尽量满足实际情况（一般为十几ns）所以这里设置延时均为10ns，即在`timescale 1ns/1ps 情况下，使用#10;语句进行延时动作。
initial begin// ------------- Current Time: 490ns#490;a = 1'b1;b = 1'b1;c = 1'b1;d = 1'b1;// -------------------------------------// ------------- Current Time: 1090ns#600; a = 1'b0; c = 1'b0;#10; e = 1'b1;#10; b = 1'b0;// -------------------------------------// ------------- Current Time: 1690ns#600; b = 1'b1;#10; e = 1'b0;// -------------------------------------// ------------- Current Time: 2290ns#600; e = 1'b1;// -------------------------------------// ------------- Current Time: 2690ns#400; e = 1'b0;// -------------------------------------// ------------- Current Time: 3090ns#400; e = 1'b1;#10; b = 1'b0; c = 1'b1;// -------------------------------------// ------------- Current Time: 3690ns#600; b = 1'b1;#10; d = 1'b0;#10; a = 1'b1;// -------------------------------------end仿真出来的效果（毛刺出现了）可见，尽管做出了关键路径的选取，组合逻辑电路还是非常容易产生毛刺。
下面我们使用上面的说法，加入寄存器后观察结果。
reg out; wire temp;assign temp = a&b&c|d&e&b;always @ (posedge clk)out = temp;从RTL结构图中可以直观看到加入D触发器（即寄存器）输出：依旧采用改动后的仿真文件，所得出的仿真波形如下：可见，上面的毛刺完全被消除了，而且不留一点痕迹。
由于使用触发器免不了使用时钟，详细的使用放到后面的时序电路学习一节中。
小结：从本节中，实现了简单的逻辑组合，并透过阅读修改仿真文件，了解毛刺的产生；通过观察RTL结构图，了解到代码风格与生成的模型之间的联系，并通过使用D触发器消除毛刺。
反思：如果外部情况比较恶劣，延时级别大于ns级，或者输入信号的跳变在时钟跳变时期发生，会产生什么效果，这需要在后面的学习中逐步体会。
3.使用组合逻辑：加法器的设计一个设计，其实现方案多样，而且不同的实现方案，电路结构是不一样的，这将导致速度或使用资源的差异。
所以，在学习过程中，需要对不同的方法进行比较，了解各种编码风格实现的差别，对将来的系统设计有极大的帮助。
下面我们以加法器的设计为引导，延伸本节的讨论。
首先，我们要知道一个加法器模型应该有的端口，他们分别为：加数，被加数，上级进位，和，进位这几个端口。
注意verilog的编码规范，模块端口有高位至低位，从输出到输入进行描述：module adder(cout,sum,clk,rst,a,b,cin);（1）实现方法一assign { cout, sum } = a + b + cin;这样看来，加法器的实现非常简单，从结构上看，它直接调用了一个加法器（如图）：但是对于“+”号的综合，FPGA内部是采用查找表所实现的，下面是由上述语句生成的二级查找表结构：（查找表的级数是延时的主要因素，降低查找表级数是代码优化的首要任务）其中LUT3_E8表示3输入查找表，E8指查找表内部真值表的结果值。