《电工电子技术基础》第10章触发器和时序逻辑电路.ppt
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JK触发器的工作原理
J CP
1
&S1 C1
主 触 发 器 Q1
SD S2 C2
从 触 发 器 Q2
Q
K
&R1
Q1
R2
Q2
Q
RD
QQ SD J C KRD
10
(a) 电路
(b) 逻辑符号
（1）接收输入信号的过程 CP=1时，主触发器被打开，可以接收输入信号J、K，其输出 状态由输入信号的状态决定；但由于CP=0，从触发器被封锁， 无论主触发器的输出状态如何变化，对从触发器均无影响，即 触发器的输出状态保持不变。
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10.1.1. RS触发器
1. 基本RS触发器
一对具有互非关系的输出端，其中 Q 的状态称为触发器的状态。
Q
Q
Q
Q
&
&
S
R
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SD
RD
SD
RD
(a) 逻辑图
(b) 逻辑符号
一对输入端子均为低电或有效。
由两个与非门构成的基本RS触发器。
基本RS触发器的工作原理
Q
Q
&
&
1
2
①当RD=0、SD=1时：Qn+1=0，置0功能； ②当RD=1、SD=0时：Qn+1=1，置1功能； ③当RD=1、SD=1时：Qn+1不变，保持； ④当RD=0、SD=0时：Qn+1不定，禁止态。
主 （1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状
要 态保持不变，与基本RS触发器相比，对触发器状态的转变增加
特 点
了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况， 否则会使触发器处于不确定的状态。
CP
波R 形S 图
Q
Q
不 置 不 置不置 不置 不保不 变 1 变 0 变 1 变 0 变持变
RS、JK、D、T触发器及其应用
第二篇
10.1 触发器 10.2 计数器 10.3 寄存器 10.4 脉冲信号的产生与波形变换
第二篇
学习目的与要求
了解和熟记触发器和门电路的基本 区别；理解和牢记各类触发器的功能及 其触发方式；掌握时序逻辑电路的分析 方法；理解时序逻辑电路的设计思路及 学会简单的同步时序逻辑电路的设计方 法；理解计数器、寄存器的概念和功能 分析；学习利用数字电路实验台进行寄 存器、计数器实验的步骤和方法。
当触发器出现空翻现象时，一般就无法确切地判断触发器的 状态了，由此造成触发器的使用受到限制。
为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间 至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了 能够抑制空翻现象的主从式触发器、边沿触发方式的JK触发器和 D触发器等。
本节向大家介绍的JK触发器是功能完善、使用灵活和通 用 性 较 强 的一 种 触 发 器 。 常 用 型 号有 74LS112、CC4027和 74LS276等。
基本RS触发器的次态真值表
SD
RD
RD端称为清“0”端，只要它为 低电平，输出即为“0”。
SD端称为置“1”端，只 要它为低电平，输出即
为“1”。
特征方程： Qn+1 = SD + RD • Qn
SD RD Qn 000 001 010 011 100 101
110
Qn+1 不定 不定
1 1 0 0
输出的现态而变化的情况。
因此，描述触发器状态变化的方法有四种：逻辑表达式、真值
表、时序波形图及状态转换图。
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10.1.2 JK触发器
基本RS触发器和钟控的RS触发器都是采用的电位触发方式。 电位触发方式的钟控RS触发器有一个显著的毛病—存在“空 翻”现象。所谓空翻，就是指：在CP=1期间，若输入RS的状态 发生多次变化，输出Q将随着发生多次变化。
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J CP 0
&S1 C1
主 触
Q1
发
S D S2 C2
从 触
Q2
发
Q
K
&R1 器 Q1
R2 器 Q2
Q
RD
11
（2）输出信号变化的过程 当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，
无论输入信号如何变化，对主触发器均无影响，即在CP=1期 间接收的内容被主触发器存储起来。同时，由于CP由0变为1， 从触发器被打开，可以接收由主触发器送来的信号，触发器的 输出状态由主触发器的输出状态决定。在CP=0期间，由于主 触发器保持状态不变，因此受其控制的从触发器的状态也即Q、 Q的值当然不可能改变。
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10.1 触发器
触发器是最简单、最基本的时序逻辑电路，常用 的时序逻辑电路寄存器、计数器等，通常都是由各类 触发器构成的。
触发器有两个稳定的状态：“0”状态和“1’状 态；
不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。
根据上述触发器的特征可知，触发器可以记忆1 位二值信号。根据逻辑功能的不同，触发器可以分 为基本的RS触发器、时钟控制的RS触发器、JK触 发器、 D触发器、T和T´触发器；按照触发方式的 不同，又可分为电位触发器和边沿触发器。
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钟控RS触发器的特征方程
特征方程：Qn+1 = S + R • Qn 约束条件： S·R= 0
钟控RS触发器的状态转换图
0或1表示输出变量的状态
S＝1，R＝0
RS取值表示输入变量的现态
S＝ 0
0
R＝ ×
1
S＝×
R＝0
S＝0，R＝1 箭头表征了输出变量的转换情况
显然，触发器的状态转换图也可反映触发器输出状态随输入及
0
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约束条件： SD + RD = 1
111
1
基本RS触发器的波形图
反映触发器输入信号取值和状态之间对应关系的图形称为波形图。
RD SD Q
Q
置1 保持 置1 置0
保持 置1 禁止 不定 置1
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2. 同步RS触发器
Q
Q
Q
Q
G1 &
SD G3 &
& G2 RD
& G4
Q
QBiblioteka Baidu
S CP R
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S CP R (a) 逻辑电路
S CP R (b) 逻辑符号
CP＝0时，RD=SD悬空为1，无论输入何态，触发 器均保持原态不变。
CP＝1时，触发器输出状态由R和S及Qn决定。
钟控RS触发器功能真值表
CP
R
S
Qn+1
功能
0
××
Qn
保持
1
00
Qn
保持
1
01
1
置1
1
10
0
置0
1
1 1 不定 不允许
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逻
辑J
功 CP K
能
&S1 C1
主 触
Q1
发
S D S2 C2
从 触
Q2
发
Q
&R1 器 Q1
R2 器 Q2
Q
RD
分
1
析
保持功能
（1） J 0 、 K 0 。设触发器的初始状态为 0，此
时主触发器的 R1 KQ 0 、 S1 JQ 0 ，在 CP 1 时主
触发器状态保持 0 状态不变；当 CP 从 1 变 0 时，由于从
JK触发器的工作原理
J CP
1
&S1 C1
主 触 发 器 Q1
SD S2 C2
从 触 发 器 Q2
Q
K
&R1
Q1
R2
Q2
Q
RD
QQ SD J C KRD
10
(a) 电路
(b) 逻辑符号
（1）接收输入信号的过程 CP=1时，主触发器被打开，可以接收输入信号J、K，其输出 状态由输入信号的状态决定；但由于CP=0，从触发器被封锁， 无论主触发器的输出状态如何变化，对从触发器均无影响，即 触发器的输出状态保持不变。
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10.1.1. RS触发器
1. 基本RS触发器
一对具有互非关系的输出端，其中 Q 的状态称为触发器的状态。
Q
Q
Q
Q
&
&
S
R
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SD
RD
SD
RD
(a) 逻辑图
(b) 逻辑符号
一对输入端子均为低电或有效。
由两个与非门构成的基本RS触发器。
基本RS触发器的工作原理
Q
Q
&
&
1
2
①当RD=0、SD=1时：Qn+1=0，置0功能； ②当RD=1、SD=0时：Qn+1=1，置1功能； ③当RD=1、SD=1时：Qn+1不变，保持； ④当RD=0、SD=0时：Qn+1不定，禁止态。
主 （1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状
要 态保持不变，与基本RS触发器相比，对触发器状态的转变增加
特 点
了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况， 否则会使触发器处于不确定的状态。
CP
波R 形S 图
Q
Q
不 置 不 置不置 不置 不保不 变 1 变 0 变 1 变 0 变持变
RS、JK、D、T触发器及其应用
第二篇
10.1 触发器 10.2 计数器 10.3 寄存器 10.4 脉冲信号的产生与波形变换
第二篇
学习目的与要求
了解和熟记触发器和门电路的基本 区别；理解和牢记各类触发器的功能及 其触发方式；掌握时序逻辑电路的分析 方法；理解时序逻辑电路的设计思路及 学会简单的同步时序逻辑电路的设计方 法；理解计数器、寄存器的概念和功能 分析；学习利用数字电路实验台进行寄 存器、计数器实验的步骤和方法。
当触发器出现空翻现象时，一般就无法确切地判断触发器的 状态了，由此造成触发器的使用受到限制。
为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间 至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了 能够抑制空翻现象的主从式触发器、边沿触发方式的JK触发器和 D触发器等。
本节向大家介绍的JK触发器是功能完善、使用灵活和通 用 性 较 强 的一 种 触 发 器 。 常 用 型 号有 74LS112、CC4027和 74LS276等。
基本RS触发器的次态真值表
SD
RD
RD端称为清“0”端，只要它为 低电平，输出即为“0”。
SD端称为置“1”端，只 要它为低电平，输出即
为“1”。
特征方程： Qn+1 = SD + RD • Qn
SD RD Qn 000 001 010 011 100 101
110
Qn+1 不定 不定
1 1 0 0
输出的现态而变化的情况。
因此，描述触发器状态变化的方法有四种：逻辑表达式、真值
表、时序波形图及状态转换图。
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10.1.2 JK触发器
基本RS触发器和钟控的RS触发器都是采用的电位触发方式。 电位触发方式的钟控RS触发器有一个显著的毛病—存在“空 翻”现象。所谓空翻，就是指：在CP=1期间，若输入RS的状态 发生多次变化，输出Q将随着发生多次变化。
第2页
J CP 0
&S1 C1
主 触
Q1
发
S D S2 C2
从 触
Q2
发
Q
K
&R1 器 Q1
R2 器 Q2
Q
RD
11
（2）输出信号变化的过程 当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，
无论输入信号如何变化，对主触发器均无影响，即在CP=1期 间接收的内容被主触发器存储起来。同时，由于CP由0变为1， 从触发器被打开，可以接收由主触发器送来的信号，触发器的 输出状态由主触发器的输出状态决定。在CP=0期间，由于主 触发器保持状态不变，因此受其控制的从触发器的状态也即Q、 Q的值当然不可能改变。
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10.1 触发器
触发器是最简单、最基本的时序逻辑电路，常用 的时序逻辑电路寄存器、计数器等，通常都是由各类 触发器构成的。
触发器有两个稳定的状态：“0”状态和“1’状 态；
不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。
根据上述触发器的特征可知，触发器可以记忆1 位二值信号。根据逻辑功能的不同，触发器可以分 为基本的RS触发器、时钟控制的RS触发器、JK触 发器、 D触发器、T和T´触发器；按照触发方式的 不同，又可分为电位触发器和边沿触发器。
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钟控RS触发器的特征方程
特征方程：Qn+1 = S + R • Qn 约束条件： S·R= 0
钟控RS触发器的状态转换图
0或1表示输出变量的状态
S＝1，R＝0
RS取值表示输入变量的现态
S＝ 0
0
R＝ ×
1
S＝×
R＝0
S＝0，R＝1 箭头表征了输出变量的转换情况
显然，触发器的状态转换图也可反映触发器输出状态随输入及
0
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约束条件： SD + RD = 1
111
1
基本RS触发器的波形图
反映触发器输入信号取值和状态之间对应关系的图形称为波形图。
RD SD Q
Q
置1 保持 置1 置0
保持 置1 禁止 不定 置1
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2. 同步RS触发器
Q
Q
Q
Q
G1 &
SD G3 &
& G2 RD
& G4
Q
QBiblioteka Baidu
S CP R
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S CP R (a) 逻辑电路
S CP R (b) 逻辑符号
CP＝0时，RD=SD悬空为1，无论输入何态，触发 器均保持原态不变。
CP＝1时，触发器输出状态由R和S及Qn决定。
钟控RS触发器功能真值表
CP
R
S
Qn+1
功能
0
××
Qn
保持
1
00
Qn
保持
1
01
1
置1
1
10
0
置0
1
1 1 不定 不允许
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逻
辑J
功 CP K
能
&S1 C1
主 触
Q1
发
S D S2 C2
从 触
Q2
发
Q
&R1 器 Q1
R2 器 Q2
Q
RD
分
1
析
保持功能
（1） J 0 、 K 0 。设触发器的初始状态为 0，此
时主触发器的 R1 KQ 0 、 S1 JQ 0 ，在 CP 1 时主
触发器状态保持 0 状态不变；当 CP 从 1 变 0 时，由于从