3.4触发器和时序逻辑电路
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
时序逻辑电路分析
Q
1
＆ G2
0
S=0
当 返回 R = 1、S = 1 时：状态不确定
Q
?
G1 ＆≥1
1
R=1
Q
?
＆ G2
1
S=1
！保证R-S触发器正常工作必须满足的条件： R 和 S 不能同时为0。
R-S 触发器结论： （1） 不论现态是什么，
在 R 端施加低电平能将现态强制性地转换到 “0” 态； 在 S 端施加低电平能将现态强制性地转换到 “1” 态；
次态。
输入
输出
现态：输入作用前的状态，记作 Qn 和 Q n ，简记为 Q 和 Q 。 次态：输入作用后的状态，记作 Q(n+1) 和 Q n1 。
注意：次态不仅与输入有关，而且与现态有关！
整理课件
4.2.1 基本R-S触发器
1. 用与非门构成的基本R-S触发器
输出端： Q：状态输出端 Q ：反相状态输出端
由状态表得
到状态图
T
Q
1
1 0 2-2
0
1
1
也可以由状态图
得到卡诺整图理课件
Qn+1
T = 0 T= 1
0
1
1
0
状态表
2
由状态表得到 卡诺图
01
01 10
3
Qn1 TQTQ
Q
Q
＆
＆
SD
＆
＆
＆
＆
D CP
D RD
Q
C
SD
Q
逻辑符号
2. J-K触发器
➢ 目的：引入两种新功能—— （1）自动翻转；（2）现态保持
Q
Q
G1
触发器和时序逻辑电路
Q
.
& G1
.
& G2
1 SD
被封锁
1
& G3
1
& G4 0 被封锁 R C
章目录 返回
RD1
R，S 输入状态 不起作用。 触发器状态不变
S
上一页 下一页
当C=1时 触发器状态由R，S 输入状态决定。
Q
Q
.
& G1
.
& G2
触发器的翻转 1 SD 时刻受C控制 （C高电平时 打开 & G 3 翻转），而触 发器的状态由 R，S的状态决页
22.1.1 R－S 触发器
1. 基本 R－S 触发器 两互补输出端 正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1‖ 态；反之为“0‖ 态。 Q Q
.
& G1 SD 两输入端
.
反馈线
& G2
RD
章目录 返回 上一页 下一页
Q
.1
& G2
触发器置“0‖
1
& G3
0 RD 1
& G4 1
触发器置“1‖
S0
C
R1
章目录 返回 上一页 下一页
(4) S =1, R= 1
Q=0 1 Q
若先翻
Q 1 Q=1
.
& G1 1 1
. 若先翻
& G2
当时钟由 1变 0 后 触发器状态不定
1 SD
0 1
0 RD 1 1
& G3
& G4
S1
章目录 返回 上一页 下一页
时序逻辑电路的概念及特点
时序逻辑电路的概念及特点
时序逻辑电路是指在电路中添加了存储功能的一种电路，它能够根据输入信号的时序变化来决定输出信号的状态。
时序逻辑电路的特点包括以下几点：
1. 存储功能：时序逻辑电路具有存储功能，可以存储先前的输入信号和输出信号状态。
这些状态会影响电路的后续运算和输出。
2. 时序依赖：时序逻辑电路的输出状态取决于输入信号的时序变化。
不同的输入信号序列会导致不同的输出结果。
3. 时钟信号：时序逻辑电路通常需要一个时钟信号来控制存储功能的读写操作。
时钟信号会规定电路的工作时序和节拍。
4. 时序逻辑电路常见的元件包括锁存器、触发器和计数器等。
这些元件都是基于存储功能的设计，能够存储和处理输入信号的时序信息。
5. 时序逻辑电路的输出结果不仅仅取决于当前的输入信号，还和之前的输入信号以及存储的状态有关。
因此，时序逻辑电路通常需要通过状态转移函数或计数器等实现具体的逻辑运算。
总的来说，时序逻辑电路通过添加存储功能，能够根据输入信号的时序变化来决定输出信号的状态。
它是在组合逻辑电路的基础上进一步发展而来的，可以实现更加复杂的逻辑功能和处理能力。
时序电路的基本单元
时序电路的基本单元1. 引言时序电路是一种特殊的数字逻辑电路，用于处理和控制电子信号的时间顺序。
它由多个基本单元组成，每个基本单元的功能是将输入信号转换为输出信号，并且输出信号的状态与输入信号相关联。
本文将重点介绍时序电路的基本单元，包括触发器和计数器。
2. 触发器触发器是时序电路中最基本的单元之一，用于存储和延迟电子信号。
它有几种常见的类型，包括RS触发器、D触发器、JK触发器和T触发器。
2.1 RS触发器RS触发器是最简单的触发器之一，由两个交叉连接的非门（或异或门）和两个输入引脚（R和S）组成。
它可以存储一个位的状态，并且根据输入信号的状态进行状态转换。
当R和S输入信号同时为0时，RS触发器保持不变；当R=0、S=1时，RS触发器将输出1；当R=1、S=0时，RS触发器将输出0；当R和S同时为1时，RS触发器将进入禁止状态。
2.2 D触发器D触发器是广泛应用于数字系统中的最常用触发器之一。
它具有一个数据输入引脚（D）和一个时钟输入引脚（CLK），用于控制输入信号何时被存储。
D触发器工作原理如下：当时钟信号从低电平变为高电平时，将输入引脚（D）的值写入触发器，并将其存储为输出信号。
当时钟信号从高电平变为低电平时，触发器的输出信号保持不变。
2.3 JK触发器JK触发器是一种改进型的RS触发器，具有三个输入引脚（J、K和CLK）和两个输出引脚（Q和Q’）。
JK触发器的状态转换逻辑如下：•当J=0、K=0时，JK触发器保持不变；•当J=0、K=1时，JK触发器输出为0；•当J=1、K=0时，JK触发器输出为1；•当J=1、K=1时，JK触发器的输出将与前一个状态相反。
2.4 T触发器T触发器是一种特殊的JK触发器，具有一个输入引脚（T）和一个时钟输入引脚（CLK）。
T触发器的状态转换逻辑如下：•当T=0时，T触发器保持不变；•当T=1时，T触发器的输出将与前一个状态相反。
3. 计数器计数器是一种用于计算和存储电子信号总量的时序电路。
【电工基础知识】时序逻辑电路
【电⼯基础知识】时序逻辑电路时序逻辑电路定义时序逻辑电路主要由触发器构成。
在理论中，时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输⼊，还与前⼀时刻输⼊形成的状态有关。
这跟相反，组合逻辑的输出只会跟⽬前的输⼊成⼀种函数关系。
换句话说，时序逻辑拥有储存器件（）来存储信息，⽽组合逻辑则没有。
从时序逻辑电路中，可以建出两种形式的：：输出只跟内部的状态有关。
（因为内部的状态只会在时脉触发边缘的时候改变，输出的值只会在时脉边缘有改变）：输出不只跟⽬前内部状态有关，也跟现在的输⼊有关系。
时序逻辑因此被⽤来建构某些形式的的，延迟跟储存单元，以及有限状态⾃动机。
⼤部分现实的电脑电路都是混⽤组合逻辑跟时序逻辑。
按“功能、⽤途”分为：1. 寄存器；2. 计数（分频）器；3. 顺序（序列）脉冲发⽣器；4. 顺序脉冲检测器；5. 码组变换器；寄存器定义寄存器：能够暂时存放数码、指令、运算结果的数字逻辑部件，称为寄存器。
寄存器的功能是存储，它是由具有存储功能的组合起来构成的。
⼀个触发器可以存储1位⼆进制代码，故存放n位⼆进制代码的寄存器，需⽤n个触发器来构成。
[1]按照功能的不同，可将寄存器分为基本寄存器和两⼤类。
基本寄存器只能并⾏送⼊数据，也只能并⾏输出。
移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移，数据既可以并⾏输⼊、并⾏输出，也可以串⾏输⼊、串⾏输出，还可以并⾏输⼊、串⾏输出，或串⾏输⼊、并⾏输出，⼗分灵活，⽤途也很⼴。
[1]知识点概述：1、寄存器，就是能够记忆或存储0和1数码的基本部件。
通常都是由各种触发器和门电路来构成的。
2、寄存器分为仅能存储0和1数码的数码寄存器，和既能存储数码同时也能实现数码的左移或右移的寄位移寄存器。
3、在实际中，通常使⽤集成寄存器。
本节讲解了寄存器的电路构成、⼯作原理、对74LS194双向移位寄存器的使⽤进⾏了介绍。
4、有点寄存器具有左移右移的功能寄存器电路如下：（1）由四个D触发器构成，因为每⼀个D触发器可以存放1位⼆进制信息，所以上述电路的寄存器可存放⼀个4位⼆进制数码，⼀般也把这种寄存器称为数码寄存器。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
时序逻辑电路的定义
时序逻辑电路的定义时序逻辑电路是一种基于时钟信号进行操作的电路，它根据输入信号的状态变化和时钟信号的边沿触发，在特定的时刻产生相应的输出信号。
时序逻辑电路在数字系统设计中起着重要的作用，它能够实现复杂的计算、存储和控制功能。
本文将从时序逻辑电路的基本概念、设计原则和应用范围等方面进行详细介绍。
一、时序逻辑电路的基本概念时序逻辑电路由触发器、计数器、状态机等基本元件组成。
触发器是最基本的时序逻辑电路元件，它能够存储一个比特的信息，并在时钟信号的作用下按照一定的规则进行状态转换。
计数器是一种特殊的触发器，它能够根据时钟信号的边沿触发，在每个时钟周期内对计数器的值进行加一或减一的操作。
状态机是由一组触发器和组合逻辑电路组成的复杂时序逻辑电路，它能够根据输入信号的变化和时钟信号的触发，在不同的状态之间进行切换，并产生相应的输出信号。
二、时序逻辑电路的设计原则时序逻辑电路的设计需要遵循以下原则：1. 合理选择触发器类型：触发器有很多种类型，如D触发器、JK 触发器、T触发器等。
在选择触发器类型时，需要考虑电路的功能需求、时钟频率和面积等因素，并综合考虑时序逻辑电路的性能和成本等因素。
2. 确定时钟信号：时序逻辑电路的运行是基于时钟信号的，因此选择合适的时钟信号是非常重要的。
时钟信号的频率和占空比需要根据电路的工作频率和响应时间进行合理的设计，以确保电路的稳定性和可靠性。
3. 确定状态转换规则：状态转换规则是时序逻辑电路的关键，它决定了电路在不同状态之间如何切换，并产生相应的输出信号。
在确定状态转换规则时，需要考虑输入信号的变化和时钟信号的触发，以确保电路能够正确地响应输入信号的变化。
4. 进行时序分析和优化：时序逻辑电路的设计需要进行时序分析和优化，以确保电路的正确性和性能。
时序分析主要包括时序约束分析和时序验证，通过对电路的传输延迟、时钟频率和时序关系等进行分析，以确保电路的稳定性和可靠性。
时序优化主要包括时钟树优化、时序合并和时序缩减等，通过对电路的布局、时钟分配和时序逻辑优化，以提高电路的性能和可靠性。
触发器和时序逻辑电路
课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。
门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，=0。
这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。
如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。
这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。
如果它的初始状态为“1”态，触发器人保持“1”太不变。
时序逻辑电路的概念和特点
时序逻辑电路的概念和特点时序逻辑电路是一种电子电路设计中常见的逻辑电路类型。
它使用时钟信号进行同步操作，以实现在特定的时间序列中准确控制和处理数据的功能。
时序逻辑电路的特点如下：1. 时序性：时序逻辑电路根据时钟信号的变化来控制和调节其输出。
这意味着在特定的时间周期内，电路将按照定义的顺序和规则处理输入数据，并在时钟边沿时产生输出结果。
时序性保证了电路的按序执行。
2. 同步性：时序逻辑电路通过时钟信号将多个逻辑门或触发器组织在一起。
所有逻辑元件都在时钟信号的控制下进行操作，保证了电路各部分之间的同步性。
这些逻辑元件在时钟的边沿处的状态更新，从而保证了电路内数据的一致性。
3. 存储能力：时序逻辑电路通常包含触发器等存储元件，用于在时钟信号边沿时存储数据。
触发器可以存储先前的输入数据状态，并在时钟信号边沿时将其作为输出。
这种存储能力使得时序逻辑电路能够处理和记忆过去的数据状态。
4. 时序操作：时序逻辑电路的设计和功能主要依赖于时钟信号的控制逻辑和时钟边沿的响应。
通过适当的时钟信号设计和编程，时序逻辑电路能够实现特定的功能和计算操作，如计数、同步通信和定时控制等。
5. 稳定性：时序逻辑电路通过时钟信号的控制使得其内部状态在特定时刻更新并保持稳定。
通过合理的设计和时钟信号的同步，电路在不同工作状态下都能保持稳定的输出结果，而不受输入信号变化的影响。
时序逻辑电路是数字电路设计中的重要部分，广泛应用于计算机、通信系统、控制系统和各种数字设备中。
其主要通过时钟信号的同步操作，实现复杂的数据处理和控制操作，确保电路的正确性和稳定性。
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输出高电平 1 时，第二片计数器 74LS162（2）开始计数。
CP RD （CR） LD
CTP
CTT
×
0
×
×
×
↑
1
0
×
×
×
1
1
0
1
×
1
1
×
0
↑
1
1
1
1
74LS161及其真值表
工作状态 置零 预置数 保持
保持（但 C=0） 计数
应试万能宝典
1、RD'或LD'单独清零
特点：RD'或LD'单独动作 进制N=第一片计数×第二 片计数
2、RD'整体清零，LD'整体置数
工作原理： 4个JK触发器都接成二分频器模式。 每来一个CP的下降沿时，FF0向相反的状态翻转一次；
每当Q0由1变0，FF1向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次；
每当Q2由1变0，FF3向相反的状态翻转一次。
异步二进制计数器电路的时序波形图和状态图。
CP Q0 Q1 Q2 Q3
化。
边沿触发 下降沿触发 低电平有效
4.1.3 基本RS触发器
由与非门组成的基本RS触发器
RD
SD
Q
ห้องสมุดไป่ตู้
Q
Q
Q
1
1
保持原状态
& a
RD
& b
SD
0
1
0
1
1
0
1
0
0
0
同时变为1后不 确定
基本RS触发器的特征方程：
Q n1 S D RDQ n
SD RD 1
约束条件
基本RS触发器的波形图：
SD RD
二进制数码
主从触发器、边沿触发器。
输出状态不只与现时的输 入有关，还与原来的输出 状态有关；
4.1.2 触发器的常见触发方式 ⒈ 电平触发
在CP脉冲电平有效期间，输出状态跟随输入信号变化而变化。 特征：在CP=1时，可多次翻转，有“空翻”现象。
2 边沿触发
边沿触发是输出状态跟随CP脉冲的上升沿或下降沿时刻的输入信号变
C1 R
Q2 FF3
D 3 1D Q
C1 R
CP CR
右移位寄存器的状态表
Q3 串行输出
例1：电路如图所示，该电路完成的功能是：（ A．8位并行加法器 B．8位串行加法器 C．4位并行加法器 D．4位串行加法器
）。
解题过程：上下两排电路均为由D触发器构成的右移寄存器，输入数据经 过3次右移，进入全加器，并且进位经过D触发器寄存，作为进位和高位 相加，实现了4位数据的逐次累加，应为4位串行加法器。
特征方程：
JK触发器转换为T和T'触发器
D触发器转换为T和T'触发器
4.2计数器
计数器：用以统计输入脉冲CP个数的电路。
计数器的分类： （1）按计数进制可分为二进制计数器和非二进制计数器。非二进 制计数器中最典型的是十进制计数器。 （2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计 数器。 （3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器 和异步计数器。
触发器和时序逻辑电路
内容提要
CONTENTS
01 触发器
02 计数器
03 寄存器
触发器
触发器 和时序 逻辑电
路
计数器
寄存器
触发器的基本概念和分类 触发器的常见触发方式 基本RS触发器
JK触发器 D触发器 T触发器 T'触发器 异步二进制计数器 计数器汇总
移位寄存器
大纲分析和考试分析
了解
掌握
考试分析
进制N=计数器末态计数器初态+1 注意：异步清零的分析 （74160和74161）
4.3 寄存器
移位寄存器：不但可以寄存数码，而且在移位脉冲作用下， 寄存器中的数码可根据需要向左或向右移动。 D触发器组成的4位右移寄存器
右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。
并
行
输
出
DI 串行输入
4、寄存器和移位寄存器的 结构、功能和简单应用。
4.1触发器
4.1.1触发器的基本概念和分类
定义
特点
分类
能够存储 一位二进 制数字信 号的逻辑 电路称为 触发器
触发器输出有两种可能的 状态：0、1
按功能分类：R-S触发器、D 型触发器、JK触发器、T型触 发器等。
一个触发器可存储 1 位 按触发方式分类：电平触发器、
38. 同步十进制加法器 74162 构成的电路如图所示，74162 的功能表如 表所示，该电路可完成下列哪种功能？（ ）（09 配电） （A）40 分频 （B）60 分频 （C）80 分频 （D）100 分频 答案：B
解题过程：根据上表可知，74LS162 十进制同步计数器（同步清零）。
从上图可得：第一片 74LS162（1）为十进制计数器，其进位输出 C
由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期 的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。
4.2.2考试常用计数器汇总
名称
型号
预置数
十进制计数 器
74LS160 74LS162
同步 同步
四位二进制 计数器
74LS161 74LS163
同步 同步
清零 异步（立即） 同步 异步（立即） 同步
引申： 同步清零：不仅满足控制端条件，还需要时钟信号有效沿的配合。 异步清零：只需要满足控制端条件即可。
4.2.1 异步二进制计数器
∧ ∧ ∧ ∧
Q3
Q2
FF3
Q 1J C1 1K R
FF2
Q 1J C1 1K R
Q1
Q0
FF1
Q 1J C1 1K R
FF0
Q 1J C1 1K R
1 CP 计数脉冲 CR 清零脉冲
∧ ∧ ∧ ∧
Q0
FF0 D 0 1D Q
FF1 D 1 1D Q
C1
C1
R
R
Q1
FF2 D 2 1D Q
C1 R
Q2 FF3
D 3 1D Q
C1 R
Q3 串行输出
CP CR
并
行
输
出
DI 串行输入
∧ ∧ ∧ ∧
Q0
FF0 D 0 1D Q
FF1 D 1 1D Q
C1
C1
R
R
Q1
FF2 D 2 1D Q
Q
Q
置 1
置 0
置 1
禁 态
保持
状态 不定
4.1.4 JK触发器 特征方程
=J +
4.1.5D触发器 D触发器的特征方程：
Qn+1=D 功能表：
D触发器常用于寄存器电路中
4.1.6 T触发器
T触发器功能表
T触发器的特性方程
Q* TQ'T 'Q
4.1.7 T'触发器
T′触发器没有专门的逻辑符号。其功能为每来一个CP脉冲，触发器 输出状态就翻转一次，相当于将CP脉冲二分频。
1、了解RS、D、JK和T触 发器的逻辑功能，电路结 构及工作原理。
1、时序逻辑电路 的特点及组成
专业基础下午考试1-2 题左右，是数字电子部 分重点掌握内容。
2、了解RS、D、JK和T触 2、计数器的基本
发器的触发方式
概念和分类
3、二进制计数器逻辑电路 的分析
历年真题考点主要计数 器数值的分析
数字电子难点部分，建 议复习时深入理解计数 器设计原理。