触发器和时序逻辑电路设计
第21章 触发器和时序逻辑电路
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
CC4027是国产CMOS型集成边沿JK触发器，CP输入端 没有小圆圈表示触发器改变状态的时刻是在CP的上升沿(正跳 变)；异步输入端(直接置位、复位端)SD、RD为高电平有效。 特别注意：CMOS触发器的输入端不能悬空，必须通过电 阻接电源置为l。
第二十一章 触发器和时序逻辑电路
第三节 D触发器
• 例6-2 由一片双D触发器CC4013组成的移相电路如图所示， 可输出两个频率相同，相位差900的脉冲信号，已知CP波 形，试画出Q1和Q2端的波形，设F1和F2的初态为0。
0 1 0 1
Q1 Q2
0
1
第二十一章 触发器和时序逻辑电路
第四节 T触发器及各种触发器逻辑功能的相互转换 一、T触发器 T触发器是一种受控制的计数式触发器，也称为受控翻转触发器。
第二十一章 触发器和时序逻辑电路
本章提要 触发器是具有记忆功能、能存储数字信息的最常用的 一种基本单元电路。其特点：电路在某一时刻的输出 状态，不仅取决于当时输入信号的状态，而且与电路 的原始状态有关。当输入信号消失后，输入信号对电 路的影响将以新的输出状态保持在输出端。本章主要 讨论以下几个问题： 1. RS、JK、D、T、T′触发器的逻辑功能及各种触发器逻 辑功能的相互转换； 2. 寄存器、计数器的工作原理；
第一节 RS触发器
计数式触发器的空翻现象。
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
结构及逻辑符号
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
JK触发器的状态方程
Q n 1 JQ n KQ n
CP
真值表： J 0 0 1 K 0 1 0 Qn+1 Qn 0 1 Qn
实验四集成触发器和用SSI的设计同步时序电路-PPT文档资料
74LS74
2片
74LS00
1片
微动开关 4只
1台
74LS112 2片 74LS04 1片
器件引脚图
74LS112 双下降沿JK 触发器
1CP 1 1K 2 1J 3 1SD 4 1Q 5 1Q 6 2Q 7 GND 8
16 VCC 15 1RD 14 2RD
74LS112 13 2CP
12 2K 11 2J 10 2SD 9 2Q
实验四 集成触发器和用SSI设计同步时序电路
一、实验目的
1.掌握触发器的原理、作用及调试方法； 2.学习简单时序逻辑电路的设计和调试方法。
二、预习要求
根据实验内容，设计出电路，并画出逻辑图，标出管脚。
三、实验原理
1.触发器
SD
S
J
1J
Q
CP
C1
K
1K
Q
RD
R
边沿JK触发器
Qn1JQnKQn
CP下降沿时刻有效
74LS74 双上升沿D 触发器
1RD 1 1D 2 1CP 3 1SD 4 1Q 5 1Q 6 GND 7
74LS74
14 VCC 13 2RD 12 2D 11 2CP 10 2SD 9 2Q 8 2Q
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y能测试。
按下表要求观察和记录Q与Q 的状态
表1
SD RD J K CP
Qn+1
Qn=0
Qn=1
1
1
1100 1101 21 1 1 0
31 1 1 1
2. 3人智力抢答电路
QA Q A
QB QB
总结使用触发器、移位寄存器设计时序逻辑电路和方法。
总结使用触发器、移位寄存器设计时序逻辑电路和方法。
在数字电路设计中，时序逻辑电路是指需要考虑时间因素的电路，其输出取决于当前和之前的输入信号。
触发器和移位寄存器是时序逻辑电路中常用的组件，它们可以被用来存储信息和同步信号，从而帮助我们构建更加复杂的电路。
触发器是一种时序逻辑电路，它可以存储一个比特位，并且只能被时钟信号触发来改变存储状态。
触发器的最常见类型是D触发器，它有一个数据输入(D)和时钟输入(C)，当C的上升沿到来时，D触发器会将D的数据存入内部寄存器中。
移位寄存器是一种特殊的触发器组合，其可以在多个触发器之间进行移位操作。
移位寄存器通常用于存储多个比特位，并且可以用于串行通信和数字信号处理等应用中。
当时钟信号触发时，移位寄存器会将每个触发器的输出传递给下一个触发器，从而实现数据的移位操作。
时序逻辑电路的设计需要考虑各种电路的延迟和时序关系，以确保电路的正确功能。
此外，还需要注意电路中的时钟频率，以确保电路能够快速响应输入信号并进行适当的处理。
在实际的电路设计中，我们可以使用Verilog或VHDL等硬件描述语
言来描述时序逻辑电路和组件，从而可以通过模拟和仿真来验证电路
的正确性。
同时，我们还可以使用EDA工具来帮助我们自动化设计流程，从而提高设计效率和准确性。
总之，触发器和移位寄存器是时序逻辑电路中非常重要的组件，它们可以帮助我们存储和处理数字信号，并构建更加复杂的数字电路。
在电路设计过程中，我们需要注意各种时序关系和延迟，并使用适当的硬件描述语言和EDA工具来实现设计目标。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
时序逻辑电路的设计与实现
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
触发器和时序逻辑电路
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
大家网：
(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
大家网：
返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
大家网：
14.1 双稳态触发器
14.1.1 RS 触发器
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
总结使用触发器、移位寄存器设计时序逻辑电路和方法
总结使用触发器、移位寄存器设计时序逻辑电路和方法1. 什么是触发器和移位寄存器触发器是数字电路中最为重要的元件之一，它是一种能够切换输出状态的器件，能够将输入信号锁存起来并产生输出信号。
移位寄存器则是由多个触发器组成的一种结构，它具有一定的存储能力和移位功能。
2. 设计时序逻辑电路的基本原则在设计时序逻辑电路时需要遵循以下原则：（1）时序逻辑电路与组合逻辑电路结合使用。
（2）采用合适的触发器和移位寄存器元件。
（3）确保所有输入信号的稳定性。
（4）避免出现冒险信号。
（5）通过模拟仿真来验证设计的正确性。
3. 触发器的分类触发器可以根据触发方式分为同步触发器和异步触发器。
同步触发器输出信号的变化只会在时钟信号出现时才会进行；异步触发器则不依赖时钟信号，而是由一个或多个输入信号控制。
4. 移位寄存器的功能移位寄存器通过改变输入信号的先后顺序，实现数据的移位和存储，并且可以实现串行数据与并行数据的转换。
在实际应用中，移位寄存器通常用于数字通信系统中的调制解调、数据压缩和信息传输等方面。
5. 移位寄存器的分类按照移位寄存器的结构特点，可以将其分为串行移位寄存器和并行移位寄存器两大类。
串行移位寄存器中，数据位是按照位顺序依次经过各个触发器，实现每个数据位的单独存储和移位；并行移位寄存器中，所有数据位是同时存储和移位的，具有较高的处理效率。
6. 触发器的应用触发器广泛应用于数字信号处理领域，包括计算机、通信、控制、计量等领域。
在计算机内部，触发器用于构筑存储器单元、寄存器、计数器等数字电路；在通信系统中，触发器则主要用于解调和解码等信号处理功能。
7. 移位寄存器的应用移位寄存器主要应用于信息传输和数字信号处理中，如通信调制、数据压缩、图像处理等。
在通信调制中，移位寄存器通过改变数字信号的顺序，实现不同调制方式的转换；在数据压缩中，移位寄存器可以通过存储和移位数据位，实现信息的压缩；在图像处理中，移位寄存器可以通过对像素点的存储和移位，实现图像的旋转和平移等操作。
时序逻辑电路设计实验心得
时序逻辑电路设计实验心得一、实验简介时序逻辑电路设计实验是数字电路课程中的一个重要实验，旨在让学生掌握时序逻辑电路设计的基本原理和方法，培养学生的实践能力和创新思维。
二、实验内容本次实验主要涉及到以下内容：1. 时序逻辑电路的基本概念和原理；2. 时序逻辑电路的设计方法和步骤；3. 时序逻辑电路的仿真与验证。
三、实验步骤1. 确定设计需求：根据所给条件，确定需要设计的时序逻辑电路的功能和性能指标。
2. 设计状态图：根据设计需求，画出状态转移图，并确定每个状态对应的输出。
3. 设计状态表：将状态转移图转化为状态表，并标注每个状态对应的输出。
4. 设计触发器电路：根据状态表，选择合适的触发器类型，并设计出相应的触发器电路。
5. 设计组合逻辑电路：根据状态表和触发器电路，设计出组合逻辑电路，并将其与触发器电路相连。
6. 仿真验证：使用仿真软件进行仿真验证，检查时序逻辑电路是否符合设计要求。
四、实验心得1. 对于时序逻辑电路的设计，需要先确定设计需求，再进行具体设计。
在确定设计需求时，需要充分考虑实际应用场景和性能要求。
2. 在状态图和状态表的设计过程中，需要注意状态之间的转移条件和输出值的确定。
尽量将状态转移图简化，减少状态数目，提高电路的可靠性。
3. 在选择触发器类型时，需要考虑电路的时序要求和实际应用场景。
常见的触发器类型有D触发器、JK触发器、T触发器等。
4. 在组合逻辑电路的设计过程中，需要充分利用逻辑门和多路选择器等基本元件进行组合，并注意信号延迟和冲突等问题。
5. 在仿真验证过程中，需要认真分析仿真结果，并对不符合要求的地方进行修改和优化。
五、实验总结通过本次时序逻辑电路设计实验，我深入了解了时序逻辑电路的基本原理和方法，并掌握了一定的实践能力。
在今后的学习和工作中，我将继续加强对数字电路知识的学习，并不断提高自己的技能水平。
触发器-时序逻辑电路实验报告
1实验报告课程名称：数字电子技术基础实验 指导老师：樊伟敏实验名称：触发器应用实验实验类型：设计类 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤五、实验数据记录和处理 六、实验结果与分析（必填）七、讨论、心得一、实验目的1. 加深理解各触发器的逻辑功能，掌握各类触发器功能的转换方法。
2. 熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。
3. 掌握集成J-K 触发器和D 触发器逻辑功能的测试方法。
4. 学习用J-K 触发器和D 触发器构成简单的时序电路的方法。
5. 进一步掌握用双踪示波器测量多个波形的方法。
二、主要仪器与设备实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D 触发器）、74LS107（双J —K 触发器），GOS-6051 型示波器，导线，SDZ-2 实验箱。
三、实验内容和原理 1、D →J-K 的转换实验①设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：nn Q Q J =D K +。
②仿真与实验电路图：仿真电路图如图1所示。
操作时时钟接秒信号，便于观察。
图1实验名称：触发器应用实验 姓名： 学号： 2③实验结果：2、D 触发器转换为T ’触发器实验①设计过程：D 触发器和T ’触发器的次态方程如下：D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。
②仿真与实验电路图：仿真电路图如图2 所示。
操作时时钟接秒信号。
③实验结果：发光二极管按时钟频率闪动，状态来回翻转。
3、J-K →D 的转换实验。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。
集成基本RS触发器
2S
VCC 4S 4R 16 15 14 4Q 3SA 3SB 3R 3Q 10 9 VDD 4S 4R 16 15 14 1Q 2R 2S 13 12 11 CC4044 6 7 8 1 2 3 4 5 6 7 8 3Q 2Q 10 9
培训内容
重点掌握各种典型电子电路的功能、 工作原理、性能指标和分析方法。 1、掌握典型组合逻辑电路的分析和 设计方法 2、掌握典型时序逻辑电路的分析与 设计方法 3、集成555定时器应用与电路设计
第3章 时序逻辑电路的分析与设计
第一节 触发器
第二节 时序逻辑电路的分析与设计方法 第三节 计数器 第四节 寄存器 退出
Sቤተ መጻሕፍቲ ባይዱ
G3 & S
R
& G4
CP R (a) 逻辑电路
S (b)
CP R 曾用符号
S (c)
CP R 国标符号
CP＝0时，R=S=1，触发器保持原来状态不变。
CP＝1时，工作情况与基本RS触发器相同。
CP 0 1
R × 0 0 0 0 1 1 1 1
n 1
S × 0 0 1 1 0 0 1 1
Qn × 0 1 0 1 0 1 0 1
特性表（真值表）
态现 ，态 也： 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
R S
0 0 0
Qn
0 0 1 0 1 0 1 0 1
Q n 1
不用 不用 0 0 1 1 0 1
功能 不允许
0 1 0 1 1 0 1 0 1 1 1 1
Q n 1 0
Q n 1 1
&
&
1
1
0
1
S
1
1
R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Q
1
？
1
Q
R 1
S 0
Q 0 1 不变 不定
&
&
0
1
1
1 0
S
0
0
R
0
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
S
Q
Q
置1 保持 置1 置0 置1 不允许 置1
基本RS触发器的特点
（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
置0
Q n 1 Q n
保持
置1
的次 新态 的： 稳触 定发 状器 态接 。收 输 入 信 号 之 后 所 处
次态Qn+1的卡诺图
n RS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1
特性方程
n 1 n n Q ( S ) R Q S R Q 约束条件 R S 1
一、基本RS触发器 信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，
Q Q Q Q
电 路 组 成 和 逻 辑 符 号
&
&
S
R
S (a) 逻辑图
R
R (b) 逻辑符号
S
信号输入端，低电平有效。
工作原理
Q
0
1
Q
R
S
Q 0
0
& &
1
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。
（1）时钟电平控制。在CP＝1期间接收输入信号， CP＝0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （2） R、 S之间有约束。不能允许出现 R和 S同时为1 的情况，否则会使触发器处于不确定的状态。
触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式
状态图
描述触发器的状态转换关系及转换条件的图形称为状态图 10/ ×1/ 0 1 1×/
01/
①当触发器处在0状态，即Qn=0时，若输入信号 RS＝01或 11，触发器仍为0状态；
若 RS＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号 RS＝10或 11，触发器仍为1状态； 若 RS＝01，触发器就会翻转成为0状态。
n
Qn+1 Q
n
功能
Q n 1 Q n 保持
0 1 1 1 0 0 不用 不用
特 性 表
Q n 1 Q n 保持 Q n 1 1 置 1 Q n 1 0 置 0
不允许
1 1 1 1 1 1 1
特性 方程
Q S R Q RS 0
CP=1期间有效
主 要 特 点
第一节
触发器
基本RS触发器 一、同步触发器 二、主从触发器 三、边沿触发器 四、不同类型触发器间的转换 退出
触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。 所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。
Q
1
0
Q
R 0
S 1
Q 0 1
&
&
1
0
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q
1 0
0 1
Q
R 0
S 1
Q 0 1 不变
13 12 11 74LS279
1
2
3
4
5
1R
1 SA 1S B 1Q 2 R 2 S 2Q GND (a) 74LS279 的引脚图
4Q
NC 1 S 1 R EN 1 R 1S VSS (b) CC4044 的引脚图
1S
EN＝1时工作 EN＝0时禁止
二、同步触发器
1、同步RS触发器
Q G1 & Q & G2 Q Q S CP Q Q R 1S C1 1R Q Q