Verilog-HDL数字集成电路设计原理与应用-作者-蔡觉平-第4章PPT课件
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Verilog HDL数字集成电路设计原理与应用 作者 蔡觉平_ 第1章
HDL语言发展至今，产生了很多种对于数字集成电路 的描述性设计语言，并成功地应用于设计的各个阶段(建模、 仿真、验证和综合等)。20世纪80年代至今，已出现了上百 种硬件描述语言，它们对设计自动化起到了极大的促进和 推动作用，主要有Gateway Design Automation公司提出的 Verilog HDL、美国国防部高级研究计划局(DARPA)设计的 VHDL、美国国防部RPASSP(Rapid Prototyping of Application Specification Signal Processing)计划提出的基于 18 面向对象的OO VHDL(Object Oriented VHDL)、美国杜克 大学的DE VHDL(Duke Extended VHDL)
第1章 Verilog HDL数字集成电路 设计方法概述
➢1.1 数字集成电路的发展和设计方法的演变
➢ 1.2 硬件描述语言
➢1.3 Verilog HDL的发展和国际标准
➢1.4 Verilog HDL和VHDL
➢1.5 Verilog HDL在数字集成电路设计中的优点
➢1.6 功能模块的可重用性
20世纪80年代(第二次变革时期)是标准工艺加工线 (Foundry)公司与IC设计公司共同发展的阶段，主流产品是 MPU、微控制器(Micro Control Unit，MCU)及专用 IC(Application-Specific IC，ASIC)。这时，Foundry和IC设 计公司相结合的方式开始成为集成电路产业发展的新模式。 这一时期，IC产业开始进入以客户为导向的阶段。首先， 标准化功能的IC已难以满足整机客户对系统成本、可靠性 等的要求；其次，由于小尺寸加工技术的进步，软件的硬 9 件化已成为可能，超大规模集成电路(Very Large Scale Integrated，VLSI)开始成为主流芯片；
基于VerilogHDL的通信系统设计第4章简单逻辑电路实现.ppt
4-3-3 FIFO的Verilog HDL实现
在数据结构中，线性结构主要有线性表、栈和队列。FIFO （先进先出）队列是一种常见的内存单元，其特点是：写入操 作在队列的一端，而读出操作要在队列的另一端进行。
基于Verilog HDL的通信系统设计
4-4 本章小结
本章通过对一些简单的组合逻辑电路和时序逻辑电路的介绍， 使读者对简单数字电路实现有了一定的认识，为后续章节复杂数 字逻辑电路的设计打下了基础。本章的例子具有一定的参考价值， 可以直接引用到其它数字系统设计中，读者应该从本章的范例中 体会数字电路的描述方法，熟悉简单的数字电路的实现原理。
4-2-5 串并转换电路
在数字元通信系统中常常需要将串行数据流转化成并行数据流 或将并行数据流转化成串行数据流来处理，常常需要串并或并串电 路完成以上转换过程。串并转换电路就主要用于将多位串行输入数 据转换为一路并行输出数据，它的实现方式有很多种，可以采用移 位寄存器或采用状态机来实现串并转换功能。
基于Verilog HDL的通信系统设计
4-1-5 全加器
全加器与半加器的区别是：全加器有三个输入埠，其中， 有两个输入埠和半加器相同，唯一不同的是增加了低位二进制 数相加输出到本位的进位信号。全加器可以通过真值表化简获 得输入信号和输出信号的逻辑表达式，利用基本门电路实现； 可以通过半加器的级联方式实现，本例采用半加器的级联实现 全加器的功能。
基于Verilog HDL的通信系统设计
4-2-4 计数器
在数字系统中，计数器不但可以统计输入脉冲个数，进行计时 和计数，而且还可以实现信号分频、定时、产生节拍脉冲和脉冲序 列等，其应用极其广泛。一般计数器包含：同步计数器、异步计数 器、加法减法计数器以及可逆计数器等。一般的时序逻辑很容易实 现计数功能。
在数据结构中，线性结构主要有线性表、栈和队列。FIFO （先进先出）队列是一种常见的内存单元，其特点是：写入操 作在队列的一端，而读出操作要在队列的另一端进行。
基于Verilog HDL的通信系统设计
4-4 本章小结
本章通过对一些简单的组合逻辑电路和时序逻辑电路的介绍， 使读者对简单数字电路实现有了一定的认识，为后续章节复杂数 字逻辑电路的设计打下了基础。本章的例子具有一定的参考价值， 可以直接引用到其它数字系统设计中，读者应该从本章的范例中 体会数字电路的描述方法，熟悉简单的数字电路的实现原理。
4-2-5 串并转换电路
在数字元通信系统中常常需要将串行数据流转化成并行数据流 或将并行数据流转化成串行数据流来处理，常常需要串并或并串电 路完成以上转换过程。串并转换电路就主要用于将多位串行输入数 据转换为一路并行输出数据，它的实现方式有很多种，可以采用移 位寄存器或采用状态机来实现串并转换功能。
基于Verilog HDL的通信系统设计
4-1-5 全加器
全加器与半加器的区别是：全加器有三个输入埠，其中， 有两个输入埠和半加器相同，唯一不同的是增加了低位二进制 数相加输出到本位的进位信号。全加器可以通过真值表化简获 得输入信号和输出信号的逻辑表达式，利用基本门电路实现； 可以通过半加器的级联方式实现，本例采用半加器的级联实现 全加器的功能。
基于Verilog HDL的通信系统设计
4-2-4 计数器
在数字系统中，计数器不但可以统计输入脉冲个数，进行计时 和计数，而且还可以实现信号分频、定时、产生节拍脉冲和脉冲序 列等，其应用极其广泛。一般计数器包含：同步计数器、异步计数 器、加法减法计数器以及可逆计数器等。一般的时序逻辑很容易实 现计数功能。
Verilog HDL语言PPT课件
end
else //read continue
if(ph+ 8'b00000001 ==pe) // empty
begin
wr<=0;rd<=0;state<=stop;busy<=0;full<=0;
end
else // not empty
begin
wr<=0;rd<=1;state<=read;busy<=1;
同步清零？
第4页/共234页
例3：分频器的设计
module
nfrequency( rst, clk, q );
input rst, clk;
output [3:0] q;
reg [3:0] q;
always @( posedge clk or negedge rst )
if (!rst)
q<=0;
end
第21页/共234页
read:
begin
ph<=ph+ 8'b00000001;
if(fifo_rd==0) //end of read
begin
wr<=0;rd<=0;state<=stop;busy<=0;full<=0;
if(ph+ 8'b00000001 ==pe) empty <=1; else empty<=0;
reg[1:0] state; reg[7:0] fifo_out,data; reg wr,rd,empty,full,busy; //fifo write , read ,empty , full reg[7:0]pe,ph; //fifo point:P_end,P_head parameter write=1,read=2,stop=0;
精品课件-Verilog HDL数字设计教程-第4章 Verilog HDL常用电路设计
begin if(enable==2'b10) out=input1; else out='bz;
end
4.2 常用时序逻辑电路设计
1 D触发器和锁存器 2 寄存器 3 移位寄存器 4计数器 5分频器 6程序存储器 ROM 7数据存储器 RAM
4.2 常用时序逻辑电路设计
D触发器和锁存器
【例4-12】 一位D触发器
input0:'bz; endmodule
input3[7..0] input2[7..0] input1[7..0] input0[7..0]
2' h1 --
A[1..0] B[1..0]
OUT
EQUAL
Equal2
2' h2 --
A[1..0] B[1..0]
OUT
EQUAL
Equal3
2' h3 --
Equal0
2' h0 --
A[1..0] B[1..0]
OUT
out~[15..8]
out=(enable==2'b01)?
EQUAL
Equal1
IO_BUF (TRI)
out~[23..16]
out[7..0]
input2:'bz, out=(enable==2'b10)?
input1:'bz, out=(enable==2'b11)?
if(enable==1) dataout=datain; else dataout='bz;
【例4-8】N位4通道的三态总线三驱态动总器线 module tri_bus(input3,input2,input1,input0,enable,out);
end
4.2 常用时序逻辑电路设计
1 D触发器和锁存器 2 寄存器 3 移位寄存器 4计数器 5分频器 6程序存储器 ROM 7数据存储器 RAM
4.2 常用时序逻辑电路设计
D触发器和锁存器
【例4-12】 一位D触发器
input0:'bz; endmodule
input3[7..0] input2[7..0] input1[7..0] input0[7..0]
2' h1 --
A[1..0] B[1..0]
OUT
EQUAL
Equal2
2' h2 --
A[1..0] B[1..0]
OUT
EQUAL
Equal3
2' h3 --
Equal0
2' h0 --
A[1..0] B[1..0]
OUT
out~[15..8]
out=(enable==2'b01)?
EQUAL
Equal1
IO_BUF (TRI)
out~[23..16]
out[7..0]
input2:'bz, out=(enable==2'b10)?
input1:'bz, out=(enable==2'b11)?
if(enable==1) dataout=datain; else dataout='bz;
【例4-8】N位4通道的三态总线三驱态动总器线 module tri_bus(input3,input2,input1,input0,enable,out);
第4章VerilogHDL基本语法课件
•从字面上理解，always的意思是“总是，永远”。在 Verilog HDL中，只要指定的事件发生，由always指定的内 容将不断地重复运行，不论该事件已经发生了多少次。这 恰恰反映了实际电路的特征，即在通电的情况下电路将不 断运行。
•最常用的两种事件是电平触发和边沿触发。电平触发是指 当某个信号的电平发生变化时，执行always指定的内容； 边沿触发是指当某个信号的上升沿或下降沿到来时，执行 always指定的内容。 •电平触发的写法是在“@”后面直接写触发信号的名称； 边沿触发的写法是在“@”后面写“posedge 信号名”或者 “negedge 信号名”，posedge代表信号的上升沿， negedge则代表信号的下降沿。
数字电路系统的设计者通过这种语言
a可以从上层到下层，从抽象到具体，逐层次地描述自 己的设计思想， b用一系列分层次的模块来表示极其复杂的数字系统， C然后利用模块组合经由自动综合工具转换到门级电路 网表， d再用自动布局布线工具把网表转换为具体电路进行布 局布线后， e下载到专用集成电路（ASIC）或现场可编程逻辑器件。
准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很 大幅度的提高。
• Verilog HDL 是System Verilog语言的基础。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，它将硬件描述语言（HDL）与现代的高 层级验证语言结合了起来。System Verilog加入了一些C++的元素。
通常用来描述组合逻辑 。
assign声明语句很简单，只需要写一个“assign” (赋 值)，后面再加一个方程式即可。
• 例如 ：assign s＝a & b & c; • 该语句描述了一个三输入的与门，这是一个组合逻
•最常用的两种事件是电平触发和边沿触发。电平触发是指 当某个信号的电平发生变化时，执行always指定的内容； 边沿触发是指当某个信号的上升沿或下降沿到来时，执行 always指定的内容。 •电平触发的写法是在“@”后面直接写触发信号的名称； 边沿触发的写法是在“@”后面写“posedge 信号名”或者 “negedge 信号名”，posedge代表信号的上升沿， negedge则代表信号的下降沿。
数字电路系统的设计者通过这种语言
a可以从上层到下层，从抽象到具体，逐层次地描述自 己的设计思想， b用一系列分层次的模块来表示极其复杂的数字系统， C然后利用模块组合经由自动综合工具转换到门级电路 网表， d再用自动布局布线工具把网表转换为具体电路进行布 局布线后， e下载到专用集成电路（ASIC）或现场可编程逻辑器件。
准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很 大幅度的提高。
• Verilog HDL 是System Verilog语言的基础。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，它将硬件描述语言（HDL）与现代的高 层级验证语言结合了起来。System Verilog加入了一些C++的元素。
通常用来描述组合逻辑 。
assign声明语句很简单，只需要写一个“assign” (赋 值)，后面再加一个方程式即可。
• 例如 ：assign s＝a & b & c; • 该语句描述了一个三输入的与门，这是一个组合逻
蔡觉平老师西电VerilogHDL上机大作业硬件描述语言_微电子学院
《Verilog HDL数字集成电路设计原理与应用》上机作业******* 班级：******* 学号：*******姓名：verilog HDL描述与仿真。
题目1：数字集成电路的设计和仿真软件；（1）学习使用Modelsim要求：中的例子；2）练习教材7.2.1 （（3）掌握设计代码和测试代码的编写；（4）掌握测试仿真流程；Modelsim软件的波形验证方式。
（5）掌握解答：语句块的区别，并写出下面信号语句块和begin-endfork-join：题目2 简述对应的程序代码AB500ns40201030解答：（1）begin-end语句块和fork-join语句块的区别：1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行；2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间；3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间；4、结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join 语句块为执行时间最长的那条语句执行结束的时间；5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。
fork-join语句块为电路上电后，各电路模块同时开始工作的过程。
（2）程序代码：Begin-end语句：module initial_tb1；reg A,B;initialbeginA=0;B=1;#10 A=1;B=0;#10 B=1;#10 A=0;#10 B=0;#10 A=1;B=1;endendmoduleFrk-join语句：module wave_tb2;reg A,B;parameter T=10;initialforkA=0;B=1;#T A=1;B=0;#(2*T) B=1;#(3*T) A=0;#(4*T) B=0;#(5*T) A=1;B=1;joinendmodule3. 分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。
Verilog_HDL设计初步PPT课件
19
4.1 组合电路的Verilog HDL描述
2. 全加器顶层文件设计
20
4.1 组合电路的Verilog HDL描述
2. 全加器顶层文件设计
Verilog中元件例化语句的结构比较简单，一般格式如下： <模块元件名>: <例化元件名> （ .例化元件端口（例化元件外接端口名）,...）;
21
4.1 组合电路的Verilog HDL描述
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
7
4.1 组合电路的Verilog HDL描述
4.1.2 4选1多路选择器及其Verilog HDL描述2 2．等式操作符
A=4’b1011; B=4’b0010; C=4’b0z10; D=4’b0z10;
3. 8位加法器描述
22
4.1 组合电路的Verilog HDL描述
3. 8位加法器描述
23
4.2 时序电路的Verilog HDL描述
4.2.1 边沿触发型D触发器及其Verilog描述
24
4.2 时序电路的Verilog HDL描述
4.2.1 边沿触发型D触发器及其Verilog描述
25
4.2 时序电路的Verilog HDL描述
wire tmp1,tmp2; assign Y = tmp1 ^ tmp2;
5．注释符号
10
4.1 组合电路的Verilog HDL描述
4.1.3 4选1多路选择器及其Verilog HDL描述3
11
4.1 组合电路的Verilog HDL描述
4.1.3 4选1多路选择器及其Verilog HDL描述3
4.1 组合电路的Verilog HDL描述
2. 全加器顶层文件设计
20
4.1 组合电路的Verilog HDL描述
2. 全加器顶层文件设计
Verilog中元件例化语句的结构比较简单，一般格式如下： <模块元件名>: <例化元件名> （ .例化元件端口（例化元件外接端口名）,...）;
21
4.1 组合电路的Verilog HDL描述
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
7
4.1 组合电路的Verilog HDL描述
4.1.2 4选1多路选择器及其Verilog HDL描述2 2．等式操作符
A=4’b1011; B=4’b0010; C=4’b0z10; D=4’b0z10;
3. 8位加法器描述
22
4.1 组合电路的Verilog HDL描述
3. 8位加法器描述
23
4.2 时序电路的Verilog HDL描述
4.2.1 边沿触发型D触发器及其Verilog描述
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4.2 时序电路的Verilog HDL描述
4.2.1 边沿触发型D触发器及其Verilog描述
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4.2 时序电路的Verilog HDL描述
wire tmp1,tmp2; assign Y = tmp1 ^ tmp2;
5．注释符号
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4.1 组合电路的Verilog HDL描述
4.1.3 4选1多路选择器及其Verilog HDL描述3
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4.1 组合电路的Verilog HDL描述
4.1.3 4选1多路选择器及其Verilog HDL描述3
第4章 Verilog设计初步 数字系统设计与Verilog HDL (第4版)教学课件
qout[0]<=~qout[WIDTH-1];
end
end
endmodule
Synplify Pro新建项目对话框
Synplify Pro新建文件对话框
Implementation Option对话框
约翰逊计数器综合后的RTL级原理图
约翰逊计数器综合后的门级原理图 （MAX7000器件）
begin
if(~reset) begin q<=1'b0;qn<=1'b1; end //异步清0，低电平有效
else if(~set) begin q<=1'b1;qn<=1'b0; end
//异步置1，低电平有效
else
begin q<=d;qn<=~d; end
end
endmodule
4.4 Verilog基本时序电路设计
begin if(~reset) begin q<=1'b0;qn<=1'b1;end
//同步清0，低电平有效 else if(~set) begin q<=1'b1;qn<=1'b0;end //同步置1，低电平有效 else begin q<=d; qn<=~d; end
end endmodule
【例4.11】 带异步清0/异步置1（低电平有效）的D触发器
module dff_asyn(q,qn,d,clk,set,reset);
input d,clk,set,reset; output reg q,qn;
always @(posedge clk or negedge set or negedge reset)
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言的设计思想 和可综合特性
在数字集成电路设计过程中，设计者使用Verilog HDL 硬件描述语言进行关键性步骤的开发和设计。其基本过程 是，首先使用Verilog HDL对硬件电路进行描述性设计，利 3 用EDA综合工具将其综合成一个物理电路，然后进行功能 验证、定时验证和故障覆盖验证。
15
input [3:0] data;
input [1:0] sel;
Verilog HDL和VHDL等硬件描述语言对电路的设计 是将基本的最小数字电路单元(如门单元、寄存器、存储器 等)通过连接方式，构成具有特定功能的硬件电路。在数字 集成电路中，这种最小的单元是工艺厂商提供的设计标准 库或定制单元；在FPGA中，这种最小的单元是芯片内部 已经布局的基本逻辑单元。设计人员通过描述性语言调用 和组合这些基本单元实现特定的功能，其基本的电路是灵 活的。
7
例4.1-1 用Verilog HDL语言设计模256(8 bit)计数器。 (a) 可综合程序描述方式： module counter (count,clk,reset); output count; input clk,reset; reg [7:0] count; reg out; always @(posedge clk) 8
reg [7:0] count; reg out; integer i; always @(posedge clk,reset) begin if (!reset) count<=0; else for (i=0;i<=255;i=i+1) 10
count<=count+1; end endmodule Verilog HDL的电路描述方式具有多样性，这也决定了 电路设计的多样性。例4.1-2是对一个多路选择器的设计， 程序(a)采用的是真值表的形式，程序(b)采用的是逻辑表达 式的形式，程序(c)采用的是基本逻辑单元的结构性描述形 式。
assign w3=sel[1]&(~sel[0])&data[2]; assign w4=sel[1]&sel[0]&data[3]; assign out=w1|w2|w3|w4; endmodule (c) 采用结构性描述的代码： module MUX (out,data,sel); output out;
与计算机软件所采用的高级程序语言(C语言)类似， Verilog HDL是一种高级程序设计语言，程序编写较简单， 设计效率很高。然而，它们面向的对象和设计思想却完全 不同。
软件高级程序语句是对通用型处理器(如CPU)的编程， 主要是在固定硬件体系结构下的软件化程序设计。处理器 的体系结构和功能决定了可以用于编程的固定指令集，设 计人员的工作是调用这些指令，在固化的体系结构下实现 4 特定的功能。
if (!reset) count<=0; else if (count==8'b11111111) count<=0;
else count<=count+1; endmodule (b) 常见的错误描述方式： module counter (count,clk,reset); output count; input reset,clk; 9
5
Verilog HDL给设计者提供了几种描述电路的方法。 设计者可以使用结构性描述方式把逻辑单元互连在一起进 行电路设计，也可以采用抽象性描述方式对大规模复杂电 路进行设计，如对有限状态机、数字滤波器、总线和接口 电路的描述等。
由于硬件电路的设计目标是最终产生的电路，因此 Verilog HDL程序设计的正确性需要通过对综合后电路的正 确性进行验证来实现。逻辑上相同的电路在物理电路中的 6 形式却有可能完全不同。对于Verilog HDL程序设计而言， 数字电路的描述性设计具有一定的设计模式，这与C语言 等高级软件程序设计是不同的。
第4章 Verilog HDL数字逻辑电 路设计方法
➢ 4.1 Verilog HDL语言的设计 思想和可综合特性
➢ 4.2 组合电路的设计
➢ 4.3 时序电路的设计
➢ 4.4 有限同步状态机
1
➢ 本章小结
教材其余课件及动画素材请查阅在线教务辅导网 在线教务辅导网： 2 QQ:349134187 或者直接输入下面地址：
例4.1-1是对模256(8 bit)计数器的两种描述。程序(a) 是通常的Verilog HDL语言对计数器的描述方式，通过改变 计数器状态寄存器组的位宽和进位条件，可以实现对不同 计数器的硬件电路设计。程序(b)是初学者经常出现的一种 错误描述方式，刚开始编写Verilog HDL程序时经常会套用 C语言等高级程序设计的模式，这样往往得不到目标数字 电路的功能。
11
例4.1-2 用Verilog HDL设计数字多路选择器。 (a) 采用真值表形式的代码： module MUX (out,data,sel); output out; input [3:0] data; input [1:0] sel; reg out; always @(data or sel) 12
case (sel) 2'b00 : out<=data[0]; 2'b01 : out<=data[1];
2'b10 : out<=data[2]; 2'b11 : out<=data[3]; endcase endmodule
13
(b) 采用逻辑表达式形式的代码： module MUX (out,data,sel); output out; input [3:0] data; input [1:0] sel; wire w1,w2,w3,w4; assign w1=(~sel[1])&(~sel[0])&data[0]; assign w2=(~sel[1])&sel[0]&data[1]; 14
在数字集成电路设计过程中，设计者使用Verilog HDL 硬件描述语言进行关键性步骤的开发和设计。其基本过程 是，首先使用Verilog HDL对硬件电路进行描述性设计，利 3 用EDA综合工具将其综合成一个物理电路，然后进行功能 验证、定时验证和故障覆盖验证。
15
input [3:0] data;
input [1:0] sel;
Verilog HDL和VHDL等硬件描述语言对电路的设计 是将基本的最小数字电路单元(如门单元、寄存器、存储器 等)通过连接方式，构成具有特定功能的硬件电路。在数字 集成电路中，这种最小的单元是工艺厂商提供的设计标准 库或定制单元；在FPGA中，这种最小的单元是芯片内部 已经布局的基本逻辑单元。设计人员通过描述性语言调用 和组合这些基本单元实现特定的功能，其基本的电路是灵 活的。
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例4.1-1 用Verilog HDL语言设计模256(8 bit)计数器。 (a) 可综合程序描述方式： module counter (count,clk,reset); output count; input clk,reset; reg [7:0] count; reg out; always @(posedge clk) 8
reg [7:0] count; reg out; integer i; always @(posedge clk,reset) begin if (!reset) count<=0; else for (i=0;i<=255;i=i+1) 10
count<=count+1; end endmodule Verilog HDL的电路描述方式具有多样性，这也决定了 电路设计的多样性。例4.1-2是对一个多路选择器的设计， 程序(a)采用的是真值表的形式，程序(b)采用的是逻辑表达 式的形式，程序(c)采用的是基本逻辑单元的结构性描述形 式。
assign w3=sel[1]&(~sel[0])&data[2]; assign w4=sel[1]&sel[0]&data[3]; assign out=w1|w2|w3|w4; endmodule (c) 采用结构性描述的代码： module MUX (out,data,sel); output out;
与计算机软件所采用的高级程序语言(C语言)类似， Verilog HDL是一种高级程序设计语言，程序编写较简单， 设计效率很高。然而，它们面向的对象和设计思想却完全 不同。
软件高级程序语句是对通用型处理器(如CPU)的编程， 主要是在固定硬件体系结构下的软件化程序设计。处理器 的体系结构和功能决定了可以用于编程的固定指令集，设 计人员的工作是调用这些指令，在固化的体系结构下实现 4 特定的功能。
if (!reset) count<=0; else if (count==8'b11111111) count<=0;
else count<=count+1; endmodule (b) 常见的错误描述方式： module counter (count,clk,reset); output count; input reset,clk; 9
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Verilog HDL给设计者提供了几种描述电路的方法。 设计者可以使用结构性描述方式把逻辑单元互连在一起进 行电路设计，也可以采用抽象性描述方式对大规模复杂电 路进行设计，如对有限状态机、数字滤波器、总线和接口 电路的描述等。
由于硬件电路的设计目标是最终产生的电路，因此 Verilog HDL程序设计的正确性需要通过对综合后电路的正 确性进行验证来实现。逻辑上相同的电路在物理电路中的 6 形式却有可能完全不同。对于Verilog HDL程序设计而言， 数字电路的描述性设计具有一定的设计模式，这与C语言 等高级软件程序设计是不同的。
第4章 Verilog HDL数字逻辑电 路设计方法
➢ 4.1 Verilog HDL语言的设计 思想和可综合特性
➢ 4.2 组合电路的设计
➢ 4.3 时序电路的设计
➢ 4.4 有限同步状态机
1
➢ 本章小结
教材其余课件及动画素材请查阅在线教务辅导网 在线教务辅导网： 2 QQ:349134187 或者直接输入下面地址：
例4.1-1是对模256(8 bit)计数器的两种描述。程序(a) 是通常的Verilog HDL语言对计数器的描述方式，通过改变 计数器状态寄存器组的位宽和进位条件，可以实现对不同 计数器的硬件电路设计。程序(b)是初学者经常出现的一种 错误描述方式，刚开始编写Verilog HDL程序时经常会套用 C语言等高级程序设计的模式，这样往往得不到目标数字 电路的功能。
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例4.1-2 用Verilog HDL设计数字多路选择器。 (a) 采用真值表形式的代码： module MUX (out,data,sel); output out; input [3:0] data; input [1:0] sel; reg out; always @(data or sel) 12
case (sel) 2'b00 : out<=data[0]; 2'b01 : out<=data[1];
2'b10 : out<=data[2]; 2'b11 : out<=data[3]; endcase endmodule
13
(b) 采用逻辑表达式形式的代码： module MUX (out,data,sel); output out; input [3:0] data; input [1:0] sel; wire w1,w2,w3,w4; assign w1=(~sel[1])&(~sel[0])&data[0]; assign w2=(~sel[1])&sel[0]&data[1]; 14