数字电路第八章分析解析
第8章DA与AD转换电路
10 28
7
Di
i0
2i
当输入的数字量在全0和全1之间变化时，输出模拟电压的 变化范围为0～9.96V。
8.3 A/D转换器
一、A/D转换器的基本原理
四个步骤：采样、保持、量化、编码。
模拟电子开关S在采样脉冲CPS的控制下重复接通、断开 的过程。S接通时，ui(t)对C充电，为采样过程；S断开时，C
I0
VREF 8R
I1
VREF 4R
I2
VREF 2R
I3
VREF R
i I0d0 I1d1 I2d2 I3d3
VREF 8R
d0
VREF 4R
d1
VREF 2R
d2
VREF R
d3
VREF 23 R
(d3
23
d2
22
d1
21
d0
20)
uo
RFiF
R i 2
VREF 24
(d3 23
可推得n位倒T形权电流D/A转换器的输出电压
vO
VREF R1
Rf 2n
n1
Di
2i
i0
❖ 该电路特点为，基准电流仅与基准电压VREF和电 阻R1有关，而与BJT、R、2R电阻无关。这样，电 路降低了对BJT参数及R、2R取值的要求，对于集
成化十分有利。
❖ 由于在这种权电流D/A转换器中采用了高速电子 开关，电路还具有较高的转换速度。采用这种权 电流型D/A转换电路生产的单片集成D/A转换器有 AD1408、DAC0806、DAC0808等。这些器件都采用 双极型工艺制作，工作速度较高。
三、D/A转换器的主要技术指标
1.转换精度 D/A转换器的转换精度通常用分辨率和转换误差来描述。 （1）分辨率——D/A转换器模拟输出电压可能被分离的等级数。 N位D/A转换器的分辨率可表示为 1
数字电子电路仿真
第八章数字电子电路仿真组合逻辑电路分析按图所示，创建一组合逻辑电路，输入变量A，B，C分别由三只开关[D]，[E]，[F]控制接入电平的高，低。
输出端L由指示灯的亮，灭表示高，低电平。
将测试结果输入到逻辑转换仪真值表区，选择真值表→简化表达式转换方式，得到简化逻辑表达式（L=A￣+B￣+C￣）。
选择表达式→逻辑电路转换方式可得到如图（A）所示的逻辑电路，若选择表达式→与非逻辑电路转换方式则可得到如图（B）所示全部由与非门组成的逻辑电路。
要获取给定组合逻辑电路的真值表，除了可以用上述直接测试的方法以外，还可以将创建好的逻辑电路输入端连接至逻辑转换仪的输入端，将电路的输出端连接至逻辑转换仪的输出端，如图所示。
然后选择电路→真值表转换方式直接获取真值表，再选择真值表→简化逻辑表达式转换方式，最后根据需要选择表达式→逻辑电路，或者表达式→与非逻辑电路获得简化的逻辑电路。
8.2组合逻辑电路设计一般组合逻辑电路设计过程可归纳为：分析给定问题列出真值表，由真值表求得简化的逻辑表达式，再根据表达式画出逻辑电路。
这一过程可借助逻辑转换仪完成。
例：试设计一个路灯控制逻辑电路，要求在四个不同的地方都能独立的控制路灯的亮灭。
解：设该逻辑电路四个输入变量为：A，B，C，D，分别由[E]，[F]，[G]，[H]四个开关控制，接入高电平（+5V）作为逻辑“1”，接入低电平（“地”）作为逻辑“0”。
逻辑电路输出端L接一指示灯模拟所控制的路灯，输出高电平（逻辑“1”）时指示灯亮，输出低电平（逻辑“0”）时指示灯灭。
（1）打开逻辑转换仪面板，在真值表区电击A，B，C，D四个逻辑变量建立一个四变量真值表，根据逻辑控制要求在真值表区输出变量列中填入相应逻辑值（2）点击逻辑转换仪面板上“真值表→简化逻辑表达式”按钮，求得简化的逻辑表达式。
（3）点击逻辑转换仪面板上“表达示→电路”按钮，获得逻辑电路如图（虚线以下部分）所示。
（4）逻辑功能测试：在通过逻辑转换仪获得的逻辑电路四个输入端接入四个开关，用来选择“+5V）或“地”，输出端L接指示灯，如图虚线以上部分所示。
多谐振荡器
第八章 脉冲波形的产生与整形在数字电路或系统中，常常需要各种脉冲波形，例如时钟脉冲、控制过程的定时信号等。
这些脉冲波形的获取，通常采用两种方法：一种是利用脉冲信号产生器直接产生；另一种则是通过对已有信号进行变换，使之满足系统的要求。
本章以中规模集成电路555定时器为典型电路，主要讨论555定时器构成的施密特触发器、单稳态触发器、多谐振荡器以及555定时器的典型应用。
8.1 集成555定时器555定时器是一种多用途的单片中规模集成电路。
该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。
因而在波形的产生与变换、测量与控制、家用电器和电子玩具等许多领域中都得到了广泛的应用。
目前生产的定时器有双极型和CMOS 两种类型，其型号分别有NE555（或5G555）和C7555等多种。
通常，双极型产品型号最后的三位数码都是555，CMOS 产品型号的最后四位数码都是7555，它们的结构、工作原理以及外部引脚排列基本相同。
一般双极型定时器具有较大的驱动能力，而CMOS 定时电路具有低功耗、输入阻抗高等优点。
555定时器工作的电源电压很宽，并可承受较大的负载电流。
双极型定时器电源电压范围为5～16V ，最大负载电流可达200mA ；CMOS 定时器电源电压变化范围为3～18V ，最大负载电流在4mA 以下。
一． 555定时器的电路结构与工作原理 1．555定时器内部结构：（1）由三个阻值为5k Ω的电阻组成的分压器； （2）两个电压比较器C 1和C 2：v +＞v －，v o =1； v +＜v －，v o =0。
（3）基本RS 触发器；（4）放电三极管T 及缓冲器G 。
2．工作原理。
当5脚悬空时，比较器C 1和C 2的比较电压分别为cc V 32和cc V 31。
（1）当v I1>cc V 32，v I2>cc V 31时，比较器 C 1输出低电平，C 2输出高电平，基本RS 触发器被置0，放电三极管T 导通，输出端v O 为低电平。
数字电子技术第8章可编程逻辑器件
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
数字电路各章的重点、难点和教学要求
一、各章的重点、难点和教学要求（这里所的难点内容中的难点，不包括非重点内容中的难点。
）第一章逻辑代数基础逻辑代数是本书中分析和和设计数字逻辑电路时使用的主要数学工具，所以把它安排在第一章。
本章重点内容有：1、逻辑代数的基本公式和常用公式：2、逻辑代数的基本定理；3、逻辑函数的各种表示方法及相互转换；4、逻辑函数的化简方法；5、约束项、任意项、无关项的概念以及无关项在化简逻辑函数中的应用。
“最小项”和“任何一个逻辑函数式都可以化为最小项之和形式”是两个非常重要的概念，在逻辑函数的化简和变换中经常用到。
而“最大项”用得很少，不是本章的重点内容。
第一章里没有太难掌握的内容。
稍微难理解一点的是约束项、任意项、无关项这几个概念。
建议讲授过程中多举几个例子，这样可加深对这几个概念的理解。
第二章门电路虽然这章讨论的只是门电路铁外特性，但无论集成电路内部电路多么复杂，只要它们和这一章所讲的门电路具有相同的输入、输出电路结构，则这里对输入、输出特性的分析对它们也同样适同。
因此，这一章是全书对电路进行分析的基础。
本章的重点内容包括以下三个方面：1、半导体二极管三极管（包括双极型和MOS型）开关装态下的等效电路和外特性；2、TTL电路的外特性及其应用；3、CMOS电路的外特性及应用。
为了正确理解和运用这些外特性，需要了解TTL电路和CMOS电路的输入电路和输出电路结构及它们的工作原理。
内部的电路结构不是重点内容。
鉴于CMOS电路在数字集成电路中所占的比重已远远超过了TTL电路，建议在讲授时适当加大C MOS电路的比重，并相应压缩TTL电路的内容。
其他类型的双极型数字集成电路属于扩展知识面的内容。
第2.8节两种集成电路的接口问题可以作为学生自学时的阅读材料。
TTL电路的外特性是本章的一个难点，同时也是一个重点。
尤其是输入端采用多发射极三极管结构时，对输入特性的全面分析比较复杂。
从实用的角度出发，只要弄清输入为高/低时输入电流的实际方向和数值的近似计算就可以了。
脉冲与数字电路第八章 存储器与可编程逻辑器件
阵。
为 了存 取方便 ， 给 它们编上号。
32 行 编 号 为 X0 、
X1、…、X31， 32 列 编 号 为 Y0 、
Y1、…、Y31。
这 样每 一个存 储 单 元都有了一个固
定的编号，称为
地址。
2 ．地址译码器 —— 将寄存器 地址所对应的二进制数译 成有效的行选信号和列选 信号，从而选中该存储单 元。
8.2 随机存取存储器（RAM）
一． RAM的基本结构
由存储矩阵、地址译码器、读写控制器、输入/输出控制、 片选控制等几部分组成。
地 址 码 输 入 片选 读 /写 控 制 输 入 /输 出 地 址 译 码 器
存 储矩 阵
读 /写 控 制器
1. 存储矩阵
图 中 ， 1024 个 字 排 列成 32×32 的矩
1．位扩展
三． RAM的容量扩展
用8片1024（1K）×1位RAM构成的1024×8位RAM系统。
I/O 0 I/O 1024×1R AM A0 A1 A0 A1 A9 R /W CS I/O1 I/O 1024×1R AM A0 A1 I/O7
... A
9
R /WC S
... A
...
I/O 1024×1R AM A0 A 1
tW C
ADD CS
写入单元的地址
R/W
t AS
tW P t
WR
I/O
写入数据
t DW t DH
读出操作过程如下： （1）欲写入单元的地址加到存储器的地址输入端； （2）加入有效的选片信号CS； （3）将待写入的数据加到数据输入端。 （3）在 线上加低电平，进入写工作状态； （4）让选片信号CS无效，I/O端呈高阻态。
第八章伪随机序列
二、 游程分布(游程分布的随机性)
游程:一个序列中取值(1 或 0)相同连在一起的元素的统称 游程长度:
分布特性：
１.m序列的一个周期(p=2n-1)中，游程总数为2n-1。
2.当１ <游程长度k ≤n-1,游程数目占总数2-k 当１ ≤k ≤n-2,连“１”和连”０“游程各占一
半
例如 m序列:000111101011001, p=15
cn－1 n
a0
cn＝1 输出 ak
线性反馈移位寄存器
它是由n级移位寄存器、时钟发生器（图中未画出）
及一些异或电路连接而成。图中ai(i＝1,2,…..n-1)
为某一级移存器状态，Ci表示反馈线连接状态: Ci＝１，表示反馈线通，参与反馈； Ci＝０，表示断开，不参与反馈。 C0 =Cn=１。
１.
0
0
1
1
0
0
1
1
1
0
1
1
1
1
0
1
1
1
1
0
1
1
0
1
0
1
1
0
1
0
1
1
0
1
15位
0
1
1
0
ak 0
0
1
1
1
0
0
1
0
1
0
0
0
0
1
0
需要自己推导一下
0
0
0
1
1
0
0
0
… … … …
说明：
1.为了m序列发生器组成尽量简单， 就使用项数少的那些本原多项式。
2.本原多项式的递多项式也是本原 多项式，表中每一项多项式可组成 两种发生器。
数字电路知识点汇总(精华版)
数字电路知识点汇总〔东南大学〕第1章 数字逻辑概论 一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与16进制数的转换 二、根本逻辑门电路 第2章 逻辑代数表示逻辑函数的方法，归纳起来有：真值表，函数表达式，卡诺图，逻辑图及波形图等几种。
一、逻辑代数的根本公式和常用公式 1〕常量与变量的关系Ａ+0＝Ａ与Ａ=⋅1ＡＡ+1＝1与00=⋅AA A +＝1与A A ⋅＝0 2〕与普通代数相运算规律 a.交换律：Ａ+Ｂ＝Ｂ+ＡA B B A ⋅=⋅b.结合律：〔Ａ+Ｂ〕+Ｃ＝Ａ+〔Ｂ+Ｃ〕)()(C B A C B A ⋅⋅=⋅⋅c.分配律：)(C B A ⋅⋅＝+⋅B A C A ⋅))()(C A B A C B A ++=⋅+〕3〕逻辑函数的特殊规律a.同一律：Ａ+Ａ+Ａb.摩根定律：B A B A ⋅=+，B A B A +=⋅ b.关于否认的性质Ａ＝A 二、逻辑函数的根本规那么 代入规那么在任何一个逻辑等式中，假如将等式两边同时出现某一变量Ａ的地方，都用一个函数Ｌ表示，那么等式仍然成立，这个规那么称为代入规那么例如：C B A C B A ⊕⋅+⊕⋅ 可令Ｌ＝C B ⊕那么上式变成L A L A ⋅+⋅＝C B A L A ⊕⊕=⊕ 三、逻辑函数的：——公式化简法公式化简法就是利用逻辑函数的根本公式和常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与—或表达式 1〕合并项法：利用Ａ+1=+A A 或A B A B A =⋅=⋅,将二项合并为一项，合并时可消去一个变量例如：Ｌ＝B A C C B A C B A C B A =+=+)( 2〕吸收法利用公式A B A A =⋅+，消去多余的积项，根据代入规那么B A ⋅可以是任何一个复杂的逻辑式例如 化简函数Ｌ＝E B D A AB ++解：先用摩根定理展开：AB ＝B A + 再用吸收法Ｌ＝E B D A AB ++ ＝E B D A B A +++ ＝)()(E B B D A A +++ ＝)1()1(E B B D A A +++ ＝B A +3〕消去法利用B A B A A +=+ 消去多余的因子 例如，化简函数Ｌ＝ABC E B A B A B A +++ 解： Ｌ＝ABC E B A B A B A +++ ＝)()(ABC B A E B A B A +++＝)()(BC B A E B B A +++＝))(())((C B B B A B B C B A +++++ =)()(C B A C B A +++ =AC B A C A B A +++ =C B A B A ++4)配项法利用公式C A B A BC C A B A ⋅+⋅=+⋅+⋅将某一项乘以〔A A +〕，即乘以1，然后将其折成几项，再与其它项合并。
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2
现场可编程逻辑阵列FPLA 可编程阵列逻辑PAL
PLD
通用阵列逻辑GAL
可擦除的可编程逻辑器件EPLD 现场可编程门阵列FPGA
上一章中讲的EPROM实际上也是一种可编程逻辑器件，只是大 多数情况下只用作存储器使用，所以将它放在存储器一章介绍了
3.PLD开发系统 硬件：计算机 编程器件
软件：各种编程软件
输出缓冲器
Y3 ABCD ABC D Y2 AC BD Y1 A B
Y0 C ⊙D
FPLA与ROM的区别：
1. FPLA的与逻辑阵列是 可编程的
图8.2.1
FPLA的基本电路结构
2. ROM将全部最小项译出， 而FPLA与逻辑阵列能产生 的乘积项比ROM少的多
FPLA由于可编程，有效的提高了芯片的利用率。因此， 5 使用FPLA设计组合逻辑电路比ROM 更为合理
FPLA的规格用输入变量数、与逻辑阵列的输出端数、或逻 辑阵列的输出端数三者的乘积表示 。 例如82S100，规格为16×48×8 FPLA的编程单元有熔丝型和叠栅注入式MOS管两种
FPLA的异或输出结构：
有些FPLA在或逻辑阵列输出端与输出缓冲器之间设置可编程 的异或门，以便于对输出的极性进行控制
有些可编程I/O结构的PAL中，在与逻辑阵列的输出 和三态缓冲器之间还设置有可编程的异或门
通过对异或门的一个可编程输入端的编程，控制输出的极性
图8.3.5
带有异或门的可编程输入/输出结构
12Biblioteka 三、寄存器输出结构在输出三态缓冲器和与-或逻辑阵列的输出之间串进了由 D触发器组成的寄存器。 同时，触发器的状态又经过互补输出的缓冲器反馈到与 逻辑阵列的输入端
1.从逻辑功能的特点上可将数字集成电路分类
通用型：逻辑功能简单而且固定不变，在组成复杂的数字系统
时经常用到，有很强的通用性
专用性：为了某种专门的用途而设计的集成电路
2.可编程逻辑器件（PLD）：
PLD作为一种通用器件生产的，逻辑功能可由用户编程确 定的大规模集成电路。 目前生产和使用的PLD产品主要有：
这种输出结构的PAL器件只能用来产生组合逻辑电路
10
二、可编程输入/输出结构
输出端是一个具有可编程控制端的三态缓冲器，控制端由 与逻辑阵列的一个乘积项给出。 输出端又经过一个互补输出的缓冲器反馈到与逻辑阵列上。
图8.3.4
PAL的可编程输入/输出结构
当I1=I2=1时，I/O1处于输出状态，C2恒等于0，G2处于高 11 阻状态，I/O2可作为变量输入端
8.3.2 PAL的几种输出电路结构和反馈形式
根据PAL器件输出电路结构和反馈方式的不同，可 以将它们大致分为专用输出结构、可编程输入/输出结 构、寄存器输出结构、异或输出结构、运算选通反馈结 构等几种类型。
一、专用输出结构
图8.3.3
具有互补输出的专用输出结构
特点：所有设置的输出端只能用作输出使用
当XOR熔丝连通时， XOR=0，同相输出
当XOR熔丝熔断时， XOR=1，反相输出
6
图8.2.2
FPLA的异或输出结构
当M=0， PR / OE 1 ，触发器异步置零。 当M=1， PR / OE 0 ，输出三态门为工作状态。 图8.2.1只能用于设计组合逻辑电路。为便于设计时序逻辑电路， 当M=1， PR / OE 1 ，三态门为高阻态。 在FPLA内部增加了寄存器，也称为可编程逻辑时序器PLS 输出有反馈，可设 计成状态不大于16 的时序电路
五、运算选通反馈结构
在异或输出结构的基础上再增加一组反馈逻辑电路
图8.3.8
PAL的运算选通反馈结构
15
通过对与阵列编程，能产生A和B的16种算术运算和逻辑运算的结果
图8.3.9
产生16种算术、逻辑运算的编程情况
16
8.3.3 PAL的应用举例
[例8.3.1] 用PLA器件设计一个数值判别电路。要求 判断4位二进制数DCBA的大小属于0-5、6-10、11-15 三个区间的哪一个之内
图8.3.6
PAL的寄存器输出结构
这种输出结构不仅可以存储与-或逻辑阵列输出的状态，而且 13 能很方便的组成各种时序逻辑电路。编程后构成两位移位寄存器
四、异或输出结构
结构与寄存器输出结构类似，只是在与-或逻辑阵列的输 出端增设了异或门
图8.3.7
PAL的异或输出结构
这种电路不仅方便于对与-或逻辑阵列输出的函数求反，还 可以实现对寄存器状态进行保持的操作。 14
4.为了画图方便，本章采用的逻辑图形符号。 （也是目前国内国际通行的画法）
3
图8.1.1 PLD电路中门电路的惯用画法 （a）与门（b）输出恒等于0的与门（c）或门 （d）互补输出的缓冲器（e）三态输出的缓冲器
4
*8.2 现场可编程逻辑阵列（FPLA）
与逻辑阵列 或逻辑阵列
编程后产生与—或逻辑函数
图8.2.3
时序逻辑型 FPLA的电路结构
7
8.3 可编程阵列逻辑（PAL）
PAL是70年代末期MMI公司推出的一种可编程逻辑器件。 采用双极型工艺制作，熔丝编程方式。
8.3.1 PAL的基本电路结构
未编程之前，与逻辑 阵列的所有交叉点上 均有熔丝接通。
8
图8.3.1 PAL器件的基本电路结构
编程后的PAL电路，产生逻辑函数为：
Y1 I1I 2 I 3 I 2 I 3 I 4 I1I 3 I 4 I1I 2 I 4
Y2 I 1 I 2 I 2 I 3 I 3 I 4 I 4 I1
Y3 I1 I 2 I 1I 2
图8.3.2 编程后的PAL电路
Y4 I1I 2 I 1 I 2
9
解：若以Y0=1表示DCBA的数值在0-5之间；
若以Y1=1表示DCBA的数值在6-10之间； 若以Y2=1表示DCBA的数值在11-15之间；
则可得真值表如下：
17
表8.3.1 例8.3.1的函数真值表
十进制数
第八章 可编程逻辑器件
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 概述 现场可编程逻辑阵列（FPLA） 可编程阵列逻辑（PAL） 通用阵列逻辑（GAL） 可擦除的可编程逻辑器件（EPLD） 现场可编程门阵列（FPGA） PLD的编程 在系统可编程逻辑器件（ISP－PLD）
1
8.1 概述