FPGA电路设计中的毛刺问题的研究
（整理）FPGA中的亚稳态毛刺异步FIFO.
（整理）FPGA中的亚稳态毛刺异步FIFO.1亚稳态1.1亚稳态的定义亚稳态是指触发器无法在某个规定时间段内达到一个确定的状态。
当一个触发器进入亚稳态时，该触发器的输出何时能稳定以及会稳定在哪个状态都不能确定。
在达到稳定之前的时间，触发器输出一些中间电平或者处于震荡状态，并且这种无用的输出电平可以沿着信号通路上级联的触发器传播下去。
1.2亚稳态的产生机制如果触发器的setup time、hold time不满足，就可能产生亚稳态，此时触发器的输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，这段时间称为决断时间（resolution time）。
经过resolution time 之后Q端将稳定到0或者1，但究竟是0还是1和输入没有关系。
图1是一个处于亚稳态的寄存器的输出的例子。
1.3亚稳态的危害与避免亚稳态会导致逻辑误判，如果发生亚稳态的部位对系统的稳定至关重要同时缺少防错机制，则可能导致系统崩溃（逻辑挂死）。
逻辑误判可以通过特殊设计减轻危害，例如异步fifo的gray设计。
比发生部位本身的逻辑误判更严重的是亚稳态传递。
亚稳态传递会扩大故障面，让问题变得复杂。
在完全同步的设计中，CAD工具可以方便的分析每一个触发器的建立保持时间。
理论上一个时序完全收敛的纯同步设计不会有亚稳态问题。
和有赖于时序分析的完备性，例如所使用的timing mode与实际芯片及其工作条件的吻合度，实际时钟抖动、偏斜与预期是否一致等。
扩大时序裕量可以降低亚稳态发生的概率。
当前一个数字芯片上往往有多个时钟域，时钟域之间的异步设计是必不可少的。
只要系统中存在异步设计，则亚稳态无法避免，但我们可以尽量限制亚稳态的影响范围并通过特殊的逻辑设计容忍可能的逻辑误判。
1.3.1缩小亚稳态的影响范围a.“将异步输出寄存器的扇出限制为1”如图2所示，让异步输出寄存器的扇出为1相当于减少了异步路径的条数。
若异步信号有多个输出,则可能因为路径延迟和时钟偏斜导致有的寄存器采到有效值,有的寄存器进入不确定的状态，如图2和图3所示。
毛刺的消除
毛刺
时序仿真输出波形
引入了D 引入了D触发器的长帧同步时钟的产生
module longframe2(clk,strb); parameter DELAY=8; input clk; output strb; reg[7:0] counter; reg temp,strb; always@(posedge clk) begin if(counter==255) counter<=0; else counter<=counter+1; end always@(posedge clk) begin strb<=temp;end //引入触发器 //引入触发器 always@(counter) begin if(counter<=(DELAY-1)) temp<=1; else temp<=0; if(counter<=(DELAYend endmodule
消除毛刺后的时序仿真输出波形
延时方式去毛刺
延时方式去毛刺
逻辑方式去毛刺
逻辑方式去毛刺
定时方式去毛刺
定时方式去毛刺
跨时钟域设计
module metastable(clka,clkb,ina,outb); input clka,clkb,ina; output outb; reg outb,outa; always @(posedge clka) outa=ina; always @(posedge clkb) outb=outa; outa outb~reg0 endmodule
FPGA设计中毛刺的消除 FPGA设计中毛刺的消除
信号在FPGA器件内部通过连线和逻辑门时， 信号在FPGA器件内部通过连线和逻辑门时， 都有一定的延时。因此多路信号的电平值发生 变化时，在信号变化的瞬间，组合逻辑的输出 有先后顺序，往往会出现一些不正确的“毛刺” 有先后顺序，往往会出现一些不正确的“毛刺” （Glitch），称为“冒险”（Hazard）现象。 Glitch），称为“冒险” Hazard）现象。 这些毛刺在电路板的设计中由于PCB走线时， 这些毛刺在电路板的设计中由于PCB走线时， 存在分布电感和分布电容，所以许多毛刺能够 被自然滤除，而在PLD内部没有分布电感和电 被自然滤除，而在PLD内部没有分布电感和电 容，这些毛刺将被完整地保留并向下一级传递， 所以在FPGA设计中，如何消除毛刺就变得很 所以在FPGA设计中，如何消除毛刺就变得很 重要。
毛刺信号消除电路的研究与实现
第32卷第4期集宁师专学报Vol.32，No.42010年12月Journal of JiningTeachers College Dec.2010收稿日期：2010-06-13作者简介：聂阳，男，汉族，内蒙古乌兰察布市人，硕士，研究方向：系统级芯片设计、D SP 电路设计。
基金资助：2010年度内蒙古自治区高等学校科学研究项目：《基于FPG A 的数字电路教学方法变革与研究思路》（编号：N ）毛刺信号消除电路的研究与实现聂阳，赵鹏宇，荆丽丽(集宁师范学院物理系，内蒙古乌兰察布012000)摘要：本文分析了毛刺信号的消除电路，以电路实例给出毛刺信号消除的三种电路解决方案，并利用FPG A 和ED A 仿真软件给出了仿真结果，具有一定的工程指导意义。
关键词：毛刺信号；延时电路；定时电路中图分类号：TN 492文献标识码：A 文章编号：1009-7171(2010)04-0011-051引言信号在数字系统内部传输时，都有一定的延时。
延时的大小不仅与连线的长短和逻辑单元的数目有关，还受器件的制造工艺、工作电压、温度等条件的影响；同时信号的高低电平转换也需要一定的过渡时间[]1。
当多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。
1.1电路理论分析根据理论分析，若实现如下电路y=ab +cd ，其电路原理图和仿真图如图1、2所示，从图2中可以看到4个信号都发生变化时，电路的输出产生毛刺。
图1电路原理图图2电路仿真图J 1021212集宁师专学报第32卷2毛刺信号消除电路解决方案2.1消除毛刺信号—增加冗余项函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。
因此竞争是动态过程，它发生在输入变量变化时。
此时，若在两个卡诺图圆圈相切处增加一个冗余的卡诺图圈，即卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。
FPGA中的毛刺信号解析
FPGA设计中毛刺信号解析在FPGA的设计中，毛刺现象是长期困扰电子设计工程师的设计问题之一, 是影响工程师设计效率和数字系统设计有效性和可靠性的主要因素。
由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟,在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA 内部结构特性决定的。
毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错,尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。
任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器，但毛刺并不是对所有输入都有危害，如触发器的D输入端，只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间，就不会对系统造成危害。
而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号(PRESET)、时钟输入信号(CLK)或锁存器的输入信号时就会产生逻辑错误。
在实际设计过程中，应尽量避免将带有毛刺的信号直接接入对毛刺敏感的输入端上，对于产生的毛刺，应仔细分析毛刺的来源和性质，针对不同的信号，采取不同的解决方法加以消除。
因此，克服和解决毛刺问题对现代数字系统设计尤为重要。
本文从FPGA的原理结构的角度探讨了产生毛刺的原因及产生的条件，在此基础上，总结了多种不同的消除方法，在最后结合具体的应用对解决方案进行深入的分析。
1毛刺产生的原因以图1的例子分析毛刺产生的起因：图1是一个3位同步加法计数器，当使能端为高电平时，在每个时钟上升沿时刻，QA ,QB,QC从000逐步变到111，进入到全1状态后，进位输出端输出半个时钟脉冲宽度的高电平，但从图2仿真结果中可以看到在011变化到100时刻ROC出现了尖脉冲，即毛刺。
以Xilinx的FPGA为例分析其内部结构，如图3所示[2]。
FPGA芯片是由可构造的输入输出块(Input/OutputBlock，IOB)、可构造逻辑块(Cinfigur able Logic Block，CLB)和可编程连线资源(Programmable Interconnect Array，PIA)3种可构造单元构成的。
数字电路毛刺消除问题
数字电路⽑刺消除问题参考博⽂：和1. ⽑刺的产⽣原因：冒险和竞争使⽤分⽴元件设计电路时，由于PCB在⾛线时，存在分布电容和电容，所以在⼏ns内⽑刺被⾃然滤除，⽽在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题⽐较重要。
信号在FPGA器件内部通过连线和逻辑单元时，都有⼀定的延时。
延时的⼤⼩与连线的长短和逻辑单元的数⽬有关，同时还受器件的制造⼯艺、⼯作电压、温度等条件的影响。
信号的⾼低电平转换也需要⼀定的过渡时间。
由于存在这两⽅⾯因素，多路信号的电平值发⽣变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现⼀些不正确的尖峰信号，这些尖峰信号称为"⽑刺"。
如果⼀个组合逻辑电路中有"⽑刺"出现，就说明该电路存在"冒险"。
可以概括的讲，只要输⼊信号同时变化，（经过内部⾛线）组合逻辑必将产⽣⽑刺。
将它们的输出直接连接到时钟输⼊端、清零或置位端⼝的设计⽅法是错误的，这可能会导致严重的后果。
所以我们必须检查设计中所有时钟、清零和置位等对⽑刺敏感的输⼊端⼝，确保输⼊不会含有任何⽑刺。
存在逻辑冒险的电路：仿真波形：2. 判断是否存在冒险关于冒险的知识，数电书上有详细的说明，当时没有认真学，只了解个⼤概，现在⼜要重新看...还记得当年画卡诺图时的痛苦冒险按照产⽣⽅式分为静态冒险 & 动态冒险两⼤类。
静态冒险指输⼊有变化，⽽输出不应该变化时产⽣的窄脉冲；动态冒险指输⼊变化时，输出也应该变化时产⽣的冒险。
动态冒险是由静态冒险引起的，所以，存在动态冒险的电路也存在静态冒险。
静态冒险根据产⽣条件不同，分为功能冒险和逻辑冒险两种。
当有两个或两个以上的输⼊信号同时变化时，在输出端有⽑刺，称为功能冒险；如果只有⼀个输⼊变量变化时，出现的冒险称为逻辑冒险。
因为动态冒险是由静态冒险引起的，所以消除了静态冒险，也就消除了动态冒险。
FPGA设计中抗干扰问题及毛刺信号的消除
制干 扰 ，本 文从 不 同 的 角度 深 入探 讨 了抗 干扰 及 毛刺 产 生 的原 因及 产 生 的条件 ，总 结 了多种 不 同
的解决方法，使得 Ｆ Ｇ 设计更加优化 ，合理。 ＰＡ
关键 词 ：Ｆ Ｇ ； 抗 干扰 ； 毛刺信 号 ＰＡ 中图分 类号 ：Ｔ ３ ｉ１ Ｐ３． １ 文献标 识码 ：Ａ 文 章编 号 ： １０ － ０ ２ ０ ）０．０９０ ０ ９４ １（０ ９ ６０ ５．４ ６
器。
（ ）Ｆ Ｇ 二 Ｐ Ａ中干 扰 的原 因
信号 在Ｆ Ｇ 器件 内部通过 连线 和逻 辑单元 ＰＡ 时， 都有一定 的延时。 延时的大小与连线的长短和
逻辑单元的数 目 有关 ，同时还受器件的制造工艺 、
在Ｆ Ｇ 设 计 中 ，设 计思 路一般 是 微处 理 器 和 ＰＡ Ｆ Ｇ 相 结合 的方 法 ，另外 ，还 有 电源 、信 号 的采 ＰＡ
第 ｌ 卷 第 ６ 期 ７ ２０ ０ ９年 １ ２月
呼伦贝尔学院学报
Ｊ ｕ ｎ ｌ ｆ Ｈｕ ｕ ｂ ｉｒ Ｃｏ ｌ ｏ ｒ ａ ｌ ｎ ｅ ｅ ｌ ｏ ｅ
Ｎｏ． ６
Ｖｏｉ１ ．
Ｐ ｂｉｈ ｄ ｉ ｃ ｍｂ ｒ ０ ９ ｕ ｌ ｅ ｎ Ｄｅ ｅ ｅ． ０ ｓ ２
．
５ ９．
Ｐ Ｍ、 Ｓ 可编程连线 Ｐ 组成 ，其中我们主要采用编 Ｉ
程 的方式 控制其 内部 门阵列 的连 接情况 。 另外 一种 较常用 的 Ｆ Ｇ Ｐ Ａ为 Ａｔｒ公 司生产 的 Ｆ Ｅ ０ Ｅ系 ｌ ａ ｅ Ｌ Ｘ１Ｋ
输的路径不同， 或是各种器件延迟时间不同 ， 这种
现象也称为竞争 。 当然所以竞争都有可能造成输 出 波形产生不应有的尖脉冲 （ 俗称毛刺 ） 即产生毛 ， 刺信号， 这种现象成为冒险。 如果布尔式中有相反 的信号则可能产生竞争和 冒险现象。
FPGA亚稳态和毛刺小结
FPGA亚稳态和毛刺小结1首先介绍一下建立时间和保持时间的基本概念：1.1建立时间和保持时间：图1.1tsh:建立时间，th:保持时间建立时间：是指时钟触发器上升沿到来之前，数据稳定不变的时间。
如果建立时间不够，则数据不能在这个时钟进入触发器。
保持时间：是指时钟触发器上升沿到来之后，数据保持不变的时间。
如果保持时间不够，则数据同样不能被打入触发器。
由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。
2关于毛刺的基本概念：信号在FPGA内通过连线和逻辑单元时，都会产生延时。
延时产生的原因：①：连线的长短和逻辑单元的数目，②：受器件的制造工艺、工作电压、温度等条件的影响，所以在信号变化的瞬间，组合逻辑的输出有先后顺序，往往会产生一些尖峰的信号，这些信号称为毛刺。
如果有毛刺，该电路称为冒险电路。
只由内部电路决定。
看下面的例子：我们可以看到，A,B,C,D四个输入信号，最后导致输出出现毛刺。
原因是A,B,C,D信号输入不是同时发生。
（即使同时发生，它们各自由于连线和逻辑单元的原因，到达门电路的时间也不同。
）所以可以说，只要输入信号同时发生变化，由于走线的原因，必将产生毛刺。
所以我们不能直接将其输出，要进行一些措施。
方法一：格雷码代替二进制计数器，由于格雷码每次只有一位进行变化，不满足产生毛刺的条件。
所以可以减小错误方法二：另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。
如图：由于异步输入不是总能满足所馈送的触发器满足建立时间和保持时间，所以常常会产生亚稳态。
3关于亚稳态知识的基本概念图1.2：采用一个时钟同步下的模型其中：tco为触发器数据输出延时；T delay=T comb 为经过组合逻辑的延时；Tsetup（tsu）为建立时间；Tpd为时钟延时，一般时钟延时可以忽略。
Verilog如何消除毛刺
Verilog如何消除毛刺？（VHDL也能同理消除毛刺）0 引言现场可编程门阵列(FPGA)是1985年由美国Xilinx公司首先推出的一种新型的PLD。
FPGA在结构上由逻辑功能模块排列成阵列，并由可编程的内部连线连接这些功能模块来实现一定的逻辑功能。
FPGA的功能由逻辑结构的配置数据决定，这些配置数据存放在片外的EPROM或其他存储器上。
由于FPGA规模大、集成度高、灵活性更强，实现的逻辑功能更广，因此已逐步成为复杂数字硬件电路设计的首选。
1 FPGA的基本结构FPGA通常由可编程逻辑单元 CLB、可编程输入输出单元lOB及可编程连线资源组成。
通常CLB包含组合逻辑部分和时序逻辑部分，组合逻辑一般又包括查询表(Look-up Table)和相关的多路选择器(Multiplexer)。
而时序逻辑部分则包含触发器(DFF)和一些相关的多路选择器。
lOB主要提供FPGA内部和外部的接口，连线资源则提供CLB与lOB之间以及各CLB之间的通讯功能。
FPGA芯片的基本结构如图1所示，其中开关盒可对水平和竖直连线资源进行切换，连接盒可将CLB的输入输出连接到连线资源中。
2 verilog HDL语言的特点与优化设计Verilog HDL语言是硬件描述语言的一种。
它能形式化地抽象表示电路的行为和结构，同时支持层次设计中逻辑和范围的描述。
设计时可借用高级语言的精巧结构来简化电路行为的描述。
此外，该语言还具有电路仿真与验证机制，可以保证设计的正确性，同时支持电路描述由高层到低层的综合转换，且硬件描述与实现工艺无关，便于文档管理，易于理解和设计重用。
由于Verilog HDL语言易于理解、设计灵活，因此，Verilog HDL语言已经成为目前FPGA编程最常用的工具之一。
然而，正是其设计灵活的特点使工程师必须面对采用哪种编程风格才能使逻辑电路精确工作的问题。
因为如果某些原因导致逻辑电路发生误动作，则有可能会造成系统无法正常工作。
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FPGA电路设计中的毛刺问题的研究引言
随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。
它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。
但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。
它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。
因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。
本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。
FPGA电路中毛刺的产生
我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。
因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于FPGA以及其它的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。
可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。
而现在使用在数字电路设计以及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。
这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。
下面我们将以乘法运算电路来说明毛刺的产生以及去除，在实验中，我们使用的编程软件是Quartus II2.0，实验器件为Cyclone EP1CF400I7。
需要说明一点，由于示波器无法显示该整数运算的结果，我们这里将只给出软件仿真的结果。
而具体的编程以及程序的下载我们在这里也不再详述，可以参考相关的文献书籍。
毛刺的消除方法
首先，我们来设计一个简单的乘法运算电路。
运算电路如图1所示。
图 1 乘法运算运算电路及结果
如图1(c)所示，如果在不加任何的去除毛刺的措施的时候，我们可以看到结果c中含有大量的毛刺。
产生的原因就是在时钟的上升沿，每个输入（a和b）的各个数据线上的数据都不可能保证同时到达，也就是说在时钟读取数据线上的数据的时候，有的数据线上读取的已经是新的数据，而有的数据线上读取的仍然是上一个数据，这样无疑会产生毛刺信号，而当数据完全稳定的时候，毛刺信号也就自然消失了。
输出加D触发器
这是一种比较传统的去除毛刺的方法。
原理就是用一个D触发器去读带毛刺的信号，利用D触发器对输入信号的毛刺不敏感的特点，去除信号中的毛刺。
这种方法在简单的逻辑电路中是常见的一种方法，尤其是对信号中发生在非时钟跳变沿的毛刺信号去除效果非常的明显。
但是对于大多数的时序电路来说，毛刺信号往往发生在时钟信号的跳变沿，这样D触发器的效果就没有那么明显了（见图2，加D触发器以后的输出q，仍含有毛刺）。
另外，D 触发器的使用还会给系统带来一定的延时，特别是在系统级数较多的情况下，延时也将变大，因此在使用D触发器去除毛刺的时候，一定要视情况而定，并不是所有的毛刺都可以用D 触发器来消除。
图2 加D触发器后的运算电路及结果
信号同步法
在很多文章中都提到，设计数字电路的时候采用同步电路可以大大减少毛刺。
另外，由于大多数毛刺都比较短（大概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害了。
因此很多人认为，只要在整个系统中使用同一个时钟就可以达到系统同步的目标了。
但是这里面有一个非常严重的问题，就是时钟信号和其他所有的信号一样，在FPGA器件中传递的时候是有延时的，这样根本就无法预知时钟跳变沿的精确位置。
也就是说我们无法保证在某个时钟的跳变沿读取的数据是一个稳定的数据，尤其是在多级设计中，这个问题就更加突出了。
因此，做到真正的"同步"就是去除毛刺信号的关键问题。
我认为这里同步的关键就是保证在时钟的跳变沿读取的数据是稳定的数据而不是毛刺数据。
以这个思想为出发点，提出了以下几种具体的信号同步方法。
信号延时同步法
首先，我们给出了一个两级乘法（c=a b；q=d c）的运算结果（如图3所示，这里不再给出运算电路）。
可以看到，在没加任何处理过程的时候，两级结果c和q中都含有大量的毛刺信号。
其中毛刺信号产生的原因就是在计算时钟跳变时刻，数据信号同时发生了跳变。
另外，第一级信号c中含有大量的毛刺，在经过第二次乘法运算以后被明显放大了，从图3可以看出q中毛刺更加严重了。
但在很多实际工作中，我们最关心的往往是最后的输出结果（q），只要中间信号的毛刺对后面的输出没有什么影响我们就不需要对它们作任何处理了。
因此，这里所提出的信号同步的核心思想就是消除这些中间毛刺信号的影响。
图 3 两级乘法运算的结果仿真
信号延时法，它的原理就是在两级信号传递的过程中加一个延时环节，从而保证在下一个模块中读取到的数据是稳定后的数据，即不包含毛刺信号。
这里所指的信号延时可以是数据信号的延时，也可以是时钟信号的延时。
由于篇幅的关系，这里我们主要以对时钟信号的延时来说明信号延时法的原理。
对上述计算过程加时钟信号延时的原理及结果如图4所示。
图4 加了时钟延时的两级乘法运算及结果
图4中的clkdelay就是时钟延时环节。
在加这个环节以前的时钟信号是直接连到模块b 上的，这样两个模块使用同一时钟，好像已经做到了同步，但是如图3所示，结果中含有大量的毛刺，其原因就是产生毛刺的根本原因--“竞争冒险"现象没有得到根本性的消除。
加时钟延时环节的作用就是要从根本上消除“竞争冒险”，其过程是将控制模块b的时钟延时
一段时间，使得模块b的控制时钟在上跳变化时数据c已经达到了稳定，即不含毛刺信号的数据，而这时数据d也已达到稳定，这样竞争冒险现象消除了，从而毛刺信号也得到了有效的抑制，如图4 (c) 所示。
与时钟延时法的原理相同，我们也可以在数据信号加延时环节来消除竞争冒险的现象，达到真正的同步。
这里的延时环节可以使用Quartus Ⅱ提供的lcell实现，也可以使用D触发器和一个高频的计数脉冲灵活实现。
另外我们也可以从综合结果（图4 (c)所示）看到，所加的延时环节占用的芯片资源是很少的，是一种简单有效而且节约资源的方法。
时钟信号的灵活使用
和上述方法的原理相似，灵活使用时钟信号的目的也是尽可能的消除竞争冒险。
比如在时钟的第一个跳变沿触发模块a，下一个跳变沿控制触发模块b，这样时钟的交替控制也在一定程度上消除了竞争冒险，从而抑制了毛刺信号。
还比如分别使用时钟的上升沿或者下降沿控制不同的模块。
但是这些方法不适合使用在比较复杂的设计中，否则会使设计的条理非常的混乱，给以后的阅读修改带来很大的困难。
因此，在选用这种方法的时候一定要慎重。
状态机控制
对于大型的数字电路设计，状态机是一种非常理想的选择，能使运行性能和硬件资源的占用达到最佳的优化，另外灵活的使用状态机也可以实现信号的同步和消除毛刺的目的。
在数据传递比较复杂的多模块系统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块使能信号，状态机的循环控制就可以使得整个系统协调运作，同时减少毛刺信号。
那么只要我们在状态机的触发时间上加以处理，就可以避免竞争冒险，从而抑制毛刺的产生。
原理如图5所示。
图 5 状态机控制原理
限于篇幅的原因，这里我们只讲述状态机控制的原理，提出一种新的思路。
总结
由于毛刺信号对FPGA器件的运行有很大的影响，如何有效抑制毛刺信号就成了一个非常突出的问题。
但是必须强调的一点就是，我们首先必须对程序设计本身进行优化和改进，使毛刺信号的产生降低到最小，比如将一些信号用变量代替来减小延时等。
另外，在实际应用中如何选用适合的方法也非常的重要，一定要慎重考虑。
比如延时环节的加入会使整个系统的延时增大，加入太多时就会影响系统的运行等。