锁相环

Altera的锁相环

锁相环一般分为模拟锁相环PLL和数字锁相环DLL。都可以通过反馈路径来消除时钟分布路径的延时，可以做频率综合（如分频和倍频），也可以用来去抖动、修正占空比和移相等。两种电路各有所长，要视具体应用而定。

PLL作原理：压控振荡器（VCO）通过自振输出一个时钟，同时反馈给输人端的频率相位检测器（PFD），PFD根据比较输人时钟和反馈时钟的相位来判断VCO输出的快慢，同时输出Pump－up和Pump－down信号给环路低通滤波器(LPF），LPF把这些信号转换成电压信号，再用来控制VCO的输出频率，当PFD检测到输人时钟和反馈时钟边沿对齐时．锁相环就锁定了。

模拟锁相环有以下几个显著的特点：

．输出时钟是内部VCO自振产生的．把输人参考时钟和反馈时钟的变比转换为电压信号间接地控制VCO的频率。

．VCO输出频率有一定的范围，如果输人时钟频率超出这个范围，则锁相环不能锁定。

．LPF部件可以过滤输人时钟的高频抖动，其输出时钟的抖动主要来自VCO本身以及电源噪声，而不是输人时钟带人的抖动。

．由于是模拟电路，所以对电源噪声敏感，在设计PCB时，一般需要单独模拟电源和模拟地。

DLL一般是由数字电路实现的。Xflinx FPGA内部的 DLL。是由离散的延时单元来完成相位调整的。DLL的输出时钟是由输人时钟经延时得到的·相位延时控制（PDC，Phase DelayControl）根据CLKIN和CLKFB的边沿关系选择延时链的抽头·也就是不同相位的时钟输出，直到两者边沿完全对齐．DLL最终锁定。

DLL自身的特点如下：

．时钟输人真实、及时地反映输人时钟，跟踪时钟输人迅速。

．能锁定的输人时钟频率范围较宽，但是由于延时电路的总延时有限，所以不能锁定时钟频率过低的输人时钟。

．不能过滤时钟源的抖动，会引人固有抖动，造成抖动的积累。

．用数字电路实现，对电源噪声不敏感。

2．Altera器件的 PLL

Altera的Stratix和Stratixll器件内部有两种锁相环，分别是增强型锁相环（EPLL．En－hanced PLL）和快速锁相环（FPLL，Fast PLL。）。在低成本 Cyclone 系列的器件中则有一种经过简化的快速锁相环。EPLL。可以对片内和片外提供丰富的时钟输出，具有一些高级属性。FPLL主要用于高速源同步差分I／O接口的设计和一些普通的应用中。

以 Stratixll为例，在该器件中，有4个EPLL和8个FPLL，EPLL分布在器件的上下两边．而FPLL分布在器件的左右两边e较小的Stratixll器件没有这么多的PLL，具体需要查看Altera的数据手册。以 Stratixll中的 EPLL为例．说明其特点和使用方法。EPLL的结构如图所示。

Stratixll的EPLL的两个时钟输人信号inclk0和inclk1均可由在同一边的4个外部时钟一引脚输人，或者由器件内部的全局时钟网络（GCLK）和局部时钟网络（RCLK）输人。

EPLL在输人路径上有一个分频系数N(1～512),反馈路径上有一个信频系数M（1～512）。压控振荡器（VCO）输出的高速时钟有8个相位抽头（Phase Tap）可供输出和反馈路径选择。在时钟的输出部分，有多个分频计数器（C0～C5），每个输出的分频计数器的分频因子都是可以独立设置的(1～512），用以对高速的VCO输出时钟进行分频，以产生需要的时钟频率。这些输出分频计数器可以驱动内部的全局时钟网络GCLK、区域时钟网络PCLK或者输出引脚。

在使用 Quartus II软件生成EPLL时，工具会根据用户的输人／输出时钟频率，以及移相（phase SeShift）、占空比要求决定n、m和c因子。假设EpLL的输人频率为fin。，首先把VCO的振荡频调到：

fvco=fin x (m/n)

VCO的输出频率有一定的范围，不同的器件范围不一样。例如在Stratixll－5速度等级的器件中，VCO输出的范围是400～800 MHZ。由输出分频因子C把VCO的高倍时钟分到所需要的时钟频率上，输出的时钟频率为：

fout=fvco/c

VCO输出同频但不同相位的8个时钟，这8个时钟相位差分别为45“。而每个分频计数器的输人时钟可以单独从VCO的8个相位抽头中选择一个，来满足精密移相的要求，而且即使在选择同一抽头时，通过控制分频计数器的计数初始时间（Counter Sarting Time）也可以控制输出时钟的相位锁相环的几种反馈模式：

．在正常（Normal）模式中，反馈路径补偿了时钟输入延时和时钟网络延时，使得FPGA输人时钟与内部使用时钟同相位C

．在零延迟缓冲（Zero Delay Buffer）模式中，反馈路径补偿了时钟输人延时和时钟输出延时，使得时钟输人引脚与时钟输出引脚同相，这时锁相环就相当

于一个零延时的时钟驱动器，可以用来产生镜像时钟输出。

．在外部反馈（External Feedback）模式中，反馈路径是由时钟输出引脚通过PCB板上的走线从反馈输人引脚输人，由于时钟输入延时和反馈输入延时相等，所以可以保证时钟输人引脚和反馈输人引脚锁定成同相位。如果在PCB布线时，保证时钟输出PCB走线和外部反馈PCB走线两者等长，这就保证了下游芯片的时钟输人端和FPGA的反馈输人端同相位，这样FPGA和下游器件就构成了一个同步系统，而不需要一个外部时钟驱动。，

．在无补偿（No ComPensation）模式下，锁相环的反馈路径中没有任何延时单元，不补偿；任何的路径延时，所以时钟输出具有最好的抖动性能。

．在 Stratixll的锁相环中．多了一种反馈模式，叫源同步（Source Synchronous）反馈模式，使得数据和采样时钟在引脚处的相位关系在IOE触发器上得到保持。

Stratix的EPLL的时钟输人只能从外部引脚输人，而不能由内部的时钟网络输人，但是FPLL可以由时钟网络输人。在 Stratix FPGA中的输出分频计数器为专门输出到引脚的计数器，而在 Stratixll中，EPLL和 FPLL可以由外部引脚或者内部时钟网络输人。在 EPLL中有6个分频计数器，它们可以驱动内部时钟网络，或者驱动专用的PLL时钟输出引脚，使用更灵活。

在实际应用中，用户其实并不用关心锁相环内部的太多细节．而只需要在Altera的Megawizard工具中，选择对输人／输出时钟的要求，如频率和相位等，工具会根据用户的要求，自动地设置内部的参数来满足用户的需求。

3．PLL电源设计

Altera FPGA中的锁相环是由模拟电路实现的，其对电源噪声比较敏感，所以在设计 PCB的时候，对给PLL的供电部分要做一些特殊处理。即使在设计中没有用到PLL，也必须给其供电。锁相环的电源和地分别是 VCCA_PLL和GNDA_PLL。在给 VCCA_PLL供电的时候，不要将其直接连到数字电源上，由于数字电源的噪声比较大，需要将VCCA和数字电源隔离开，防止数字电源上的噪声串人模拟电源VCCA而影响PLL稳定的工作。

要隔离VCCA有几种方法，最好的方法是给模拟电源一个单独的电源平面，把所有VCCA引脚接到该电源平面上。不过，增加 PCB层数会增加其成本．如果用户不能接受单独电源层，可以采用电源岛的方式给VCCA供电。所谓电源

岛就是在某一个PCB层上单独挖出来的一块模拟电源，通过磁珠（Ferrite Bead）、大电容和数字电源平面相连，VCCA引脚直接连接到该模拟电源岛上.如果由于

单板的限制无法实现电源岛，则可以从供电电源走一条较粗的电源线到VCCA，而该电源走线至少需要 20 mil宽。

无论哪种电源隔离方案，都需要一个磁珠和一个10UF的大电容，用来滤除一些外部的噪声，防止其进人模拟电源中。而在每一个VCCA引脚处，需要一

个0.1UF和一个0．001UF的电容来对PLL产生的高频噪声进行去耦，防止其进入模拟电路，影响其他的VCCA供电。这两个小电容应该尽量靠近VCCA的引脚。

4·工具支持

一在实际应用中，用户可以调用Megawizard中的ALTPLL来生成所需要的锁相环。无论是 EPLL还是FPLL。都可以在这里选择。在设计PLL的时钟频率时,并没有出现在前面介绍的n.m,c等因子，在设计PLL相位时，也没有 VCO TAP和分频计数器的初始值等的设置．用户所能设置的只是倍频和分频系数.，以及相移的具体度数或者延时大小，Mega Wizard根据用户设置的这些值自动设

置PLL内部具体的参数，同时也会检查用户设置的合法性，这样，用户可以非常方便地产生所需要的PLL类型和参数，而无需关心其内部复杂的结构。

锁相环原理及应用

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。一、锁相环路的基本工作原理 1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ）鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。鉴相器的电路类型很多，最常用的有以下三种电路．（1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。（2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。（3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

锁相环的基本原理和模型

1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

CPL圆偏振荧光光谱仪测量原理

主要用途：圆偏振荧光在发光材料、生物蛋白、信息显示存储、电子学、非线性光学等领域有广泛的用途和应用前景，引起科学家极大的关注和兴趣。采用圆偏振荧光光谱仪可提供分子激发态的结构信息，表征聚合物结构，成为研究有机化合物的立体构型的一个重要方法。工作原理：光是一种电磁波，可用振动的电场和与之垂直的磁场来描述，若光波在其传播途径中具体某一点上只有一个振动方向，但振动方向随光波的传播而有规律的偏转一定角度但振幅不变，其电场矢量末端的运动轨迹为螺旋状，该螺旋的横截面为圆形，这种偏振光为圆偏振光。人们在圆二色的基础上，发现圆偏振荧光的左、右圆偏振光的强度不同。通常以左、右圆偏振荧光的强度差CPL=△F= FL-FR，作为圆偏振荧光的量度。

之前文献报道的圆偏振荧光检测都是在相关科研工作者自己设计和建造的仪器上进行的。直到1972年以色列魏茨曼科技学院Steinberg和Gafni (SG) 提出图一A所示的圆偏振荧光调制测量方法，基本组成部分为：激发源、单色器、样品、光学弹性调制器、偏光片、发射单色器、光电倍增管、锁相放大器及计算机。该方法将调制后的光电信号和PEM光学弹性调制器信号输入给锁相放大器，通过二者频率与相位锁相从荧光中提取圆偏振荧光。 1982年荷兰莱顿大学的Schippers，van den Beukle和Dekkers (SBD)提出了图一B所示的圆偏振荧光测量方法，该方法利用光子计数取代锁相放大器，解决了锁相放大器的输出不稳定问题。其后复杂蛋白结构测量主要采用的是该方法，但是对于弱的圆偏振荧光测量还是速度很慢。 1992-1995年期间，随着TDC时间数字转换器等电子技术的发展，美国密西根大学的Schauerte，Steel，和Gafni (SSG) 进一步提出了图一C所示的圆偏振荧光直接相减测量方法。该方法采用DGG延迟选通脉冲发生器，分别测量△F= FL-FR公式中的FL左圆偏振荧光和FR右圆偏振荧光，两者相减直接得到真正的圆偏振荧光△F，利用公式glum=2（FL-FR）/（FL+FR）求得不对称因子。该方法同时解决了以上两种方法中锁相环输出不稳定与测量速度慢的问题，使用该方法商业化生产的圆偏振荧光光谱仪主要是美国Olis公司圆偏振荧

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

锁相环

锁相环路主要内容：模块介绍项目训练 1、模块介绍 1.1 锁相环路基本工作原理图6-1 锁相环路的基本组成框架鉴相器（PD ）：用以比较i u 、o u 相位，输出反映相位误差的电压()D u t 。环路滤波器（LF ）：用以滤除误差信号中的高频分量和噪声，提高系统稳定性。压控振荡器（VCO ）：在()C u t 控制下输出相应频率o f 。图6-2 o U 与i U 的频率和相位之间的关系两个正弦信号的频率和相位之间的关系如图6-2所示，若能保证两个信号之间的相位差恒定，则这两个信号的频率必相等。若i o ωω≠，则称电路处于失锁状态，()i u t 和()o u t 之间产生相位变化，鉴相器

输出误差电压()D u t ，它与瞬时误差相位成正比，经过环路滤波，滤除了高频分量和噪声而取出缓慢变化的电压()C u t ，控制VCO 的角频率o ω，去接近i ω。最终使 i o ωω=，相位误差为常数，环路锁定，这时相位误差称为剩余相位误差或稳态相位误差。 1. 2 锁相环路的相位模型及性能分析一、鉴相器(PD) 设压控振荡器的输出电压为 [])(cos )(o 0o om o t t U t u ?ω+= ωo0 是压控振荡器未加控制电压固有振荡角频率， ?o(t)是以ωo0为参考的瞬时相位，环路输入电压为)sin()(i im i t U t u ω=，其相位可改写为)()(i o0o0i o0i t t t t t ?ωωωωω+=-+=，则()i u t 与()o u t 之间的瞬时相位差为)()()(o i e t t t ???-=，设鉴相器具有正弦鉴相特性，则[])(sin )(e d D t A t u ?=。二、压控振荡器(VCO) 在c u = 0 附近，控制特性近似线性： o o0o c ()()t A u t ωω=+ o rad /(s )A V ?式中，是控制灵敏度（增益系数），单位可见压控振荡器是一个理想的积分器，将积分符号用微分算子p =d/d t 的倒数表示，则得 )()(c o o t u p A t = ? 1. 3 集成锁相环路按电路构成分类，继承锁相环分为模拟锁相环和数字锁相环；按用途分类，集成锁相环分为通用PLL 和专用PLL 。

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

通信工程专业-基于VisSim的锁相环性能仿真

基于VisSim的锁相环性能仿真摘要锁相环技术(PLL)是一门能够时相位不需要外界条件而自行控制刚兴起的技术。锁相也叫相位锁定,我们也可称之为自动相位控制(APC),能使相位自行调整，能让两个信号相位同步。上面的功能锁相环都能实现，同时其为进行负反馈的控制性系统。由于锁相环具有捕获，跟踪和窄带滤波的作用；因此，被应用在通信、微处理器、以及卫星等许多领域。在通信电路里，锁相环是一个重要部分，广泛应用于时钟系统设计中，包括相位同步等的。本论文首先介绍锁相环历史发展和现在的研究进度，接着论文首先介绍了模拟锁相环，因为它是我们要进行后续研究的基石，于是它的工作原理就显得非常重要。同时简单介绍了鉴相器、压控振荡器、环路滤波器工作原理等。着重分析了锁相环的跟踪特性、捕获特性等各种特性。我们进行了锁相环的数学模型的分析并且推导了环路方程，得到了需要的结论。在分析和设计的过程中，同时本论文中主要通过对VisSi m/comm软件的学习和使用，利用其丰富的模板以及本科对锁相环原理知识的掌握对电路进行仿真。后将学习总结出的相应理论与VisSim/comm中丰富的模块相结合实现仿真系统的建模,并且调整参数观察仿真波形输出，观察效果，最终对设计结论进行总结。因VisSim/comm主要实现的就实通信系统的仿真，我们用其来实现锁相环性能的仿真，因此本论文主要介绍了用VisSim/comm来实现输入为复信号的锁相环的线性跟踪。和调频信号的解调，BPSK的载波同步的仿真实现等等。关键词：锁相环技术；VisSim软件；仿真；跟踪

Abstract The technology of phase locked loop (PLL) is a new technology for automatic phase contr ol. Phase locked is locking phase, we can also call it automatic phase control (APC), and the phase synchronization of two signals can be obtained by the method of phase automatic adju stment .The phase lock loop is the phase negative feedback control system for the task. Beca use of the capture, tracking and narrow band filtering, the phase lock loop is applied in many fields such as communication, microprocessor and satellite and so on. In the communication circuit, the PLL is an important part of the clock system designing, including the phase sync hronization and so on. Firstly this paper introduces the history of the PLL and the progress of the research. Then, the basic principle of PLL is introduced based on the structure of the traditional analog PLL. At the same time, the working principle of the phase detector, the voltage controlled oscillat or and the loop filter are simply introduced. The performance of the phase locked loop and th e performance of the PLL are analyzed. We analyze the mathematical model of the phase loc ked loop and deduce the loop equation, and get the conclusions. In the process of analysis an d design. At the same time in this paper mainly through the learning and use of software Vis Sim/comm,. To make the circuit simulation ,we use the PLL principle knowledge we learn w hen we are masters and make use of the rich templates and undergraduate. And then combini ng the theory summed up we learnt with the abundance modules of VisSim/comm to realize t he simulation system modeling, and adjust the parameters of the simulation waveform output observation, observation effect, the final conclusion of the design were summarized in this p aper. Because of VisSim/comm is mainly to achieve the real communication system simulati on, we used to realize the simulation of phase-locked loop performance, so this paper mainly introduces the VisSim/comm to realize input for a complex signal of the PLL linear tracking, input for income of complex signal and real signal tracking performance in comparison. An d demodulation of FM signal and BPSK carrier synchronization simulation and so on. Keywords: Phase Locked Loop technology;VisSim/comm software; simulation; tracke d 目录

锁相环的组成和工作原理

锁相环的组成和工作原理时间：2011-11-23 来源：作者：关键字：锁相环工作原理 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：

式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc（t）随时间而变。因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc（t）的变化而变化。该特性的表达式上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用（1）调制和解调的概念为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化；调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调幅波和调频波的示意图如图8-4-4所示。

锁相环原理及锁相环原理图

问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。锁相环原理及锁相环原理图 1．锁相环的基本组成锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相（t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理（8-4-1）（8-4-2）

基于matlab的二阶锁相环仿真设计

1 绪论 1.1 课题背景及研究意义在现代集成电路中，锁相环（Phase Locked Loop）是一种广泛应用于模拟、数字及数模混合电路系统中的非常重要的电路模块。该模块用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。其作用是使得电路上的时钟和某一外部时钟的相位同步，用于完成两个信号相位同步的自动控制，即锁相。它是一个闭环的自动控制系统，它将自动频率控制和自动相位控制技术融合，它使我们的世界的一部分有序化，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目的。其理论原理早在上世纪30年代无线电技术发展的初期就已出现，至今已逐步渗透到各个领域。伴随着空间技术的出现，锁相技术大力发展起来，其应用范围已大大拓宽，覆盖了从通信、雷达、计算机到家用电器等各领域。锁相环在通信和数字系统中可以作为时钟恢复电路应用；在电视和无线通信系统中可以用作频率合成器来选择不同的频道；此外，PLL还可应用于频率调制信号的解调。总之，PLL已经成为许多电子系统的核心部分。锁相环路种类繁多，大致可分类如下]1[。 1.按输入信号特点分类 [1]恒定输入环路：用于稳频、频率合成等系统。 [2]随动输入环路:用于跟踪解调系统。 2.按环路构成特点分类 [1]模拟锁相环路：环路部件全部采用模拟电路，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环。 [2]混合锁相环路：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门、JK触发器等，而其他模块由模拟电路构成。 [3]全数字锁相环路：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容。 [4]集成锁相环路：环路全部构成部件做在一片集成电路中。

锁相环常见问题解答要点

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.360docs.net/doc/7155173.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？

?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。功率：满足参考输入灵敏度的要求。

锁相环技术

PLL(Phase Locked Loop)锁相环锁相环的基本组成 PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PL L,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phas e Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Control led Oscillator）三部分组成，锁相环组成的原理框图如图所示。 PLL原理框图锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。锁相环的工作原理锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。P LL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同

基于欠采样的数模混合式光学锁相环系统的生产技术

一种基于欠采样的数模混合式光学锁相环系统，可应用于高速高灵敏度的零差相干解调激光通信系统中。通过将信号光和本振光经90度光学桥接器和平衡探测器转化为模拟电信号后，模拟数字转换器(ADC)对该电信号进行欠采样，以现场可编程逻辑门阵列(FPGA)为控制器来提取相位误差信号，相位误差信号经过数字环路滤波后驱动直接数字频率合成器(DDS)产生频率和相位都受控的误差信号，进而实现光学锁相。本技术的特点是采用欠采样的方式实现相位误差信号的提取，减小了对接收端电子学带宽及数字信号处理速度的要求。同时通过外调制的方式控制本振光，提高了环路控制带宽和锁相性能。本技术可以实现高速高灵敏度的零差相干解调。权利要求书 1.一种基于欠采样的数模混合式光学锁相环系统，其特征在于：包括第一激光器(1)、IQ调制器(2)、第一驱动器(3)、第二驱动器(4)、第一分束器(5)、IQ偏压控制器(6)、可调衰减器(7)、第二分束器(8)、光学放大器(9)、光功率计(10)、90度光学桥接器(11)、第一探测器(12)、第二探测器(13)、第三探测器(14)、第四探测器(15)、电学放大器(16)、ADC(17)、FPGA(18)、第一DAC(19)、激光器外调制单元(20)、第二DAC(21)、第二激光器(22)、限幅放大器(23)和误码仪(24)，上述元部件的位置关系如下：所述的第一激光器(1)的输出端与所述的IQ调制器(2)的1输入端相连，该IQ调制器(2)的输出端与所述的第一分束器(5)的输入端相连，该第一分束器(5)将入射光分为两路：一路经所述的可调衰减器(7)进入第二分束器(8)，另一路进入所述的IQ偏压控制器(6)的输入端，该IQ偏压

(完整版)锁相环工作原理

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率