第六章 计数器2、任意进制计数器的构成1

置零法
置数法
17
6.3.2 计数器
a. 置零法：
置零法适用于有置 零（有异步和同步）输 入端的计数器，如异步 置零的有74LS160、161、 191、190、290,同步置 零的有74LS163、162， 其工作原理示意图如图 所示。
暂态
异步清零
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a. 置零法（复位法） 基本思想是：计数器从全0状态S0开始计数，计满M个 状态后产生清零信号，使计数器恢复到初态S0，然后 再重复上述过程。 异步清零 SM状态进行译码产生置 零信号并反馈到异步清 零端( RD )，使计数器立 即返回S0状态。
CLK
Q2 Q1 Q0
0 1 2 3 4 5 6 7
1 1 1 1 0 0 0 0
1 1 0 0 1 1 0 0
1 0 1 0 1 0 1 0
8
6.3.2 计数器
0 Q1 0
t
右图是由JK 触发器构成的 异步3位二进 制减法计数器。 波形如图所示
Q2 0 CLK0 0 Q0 0 Q1 0 Q2 0
J 0 K 0 1 K1 1 J1 Q3 J 2 K 2 1 K3 1 J 3 Q2Q1
11
6.3.2 计数器
*二－五－十进制异步计数器74LS290:
其逻辑图如图所示
示例芯片（P298）
12
CLK0为计数输入端，Q0为输出：二进制计数器； CLK1为输入端，Q1、Q2、Q3为输出：五进制计数器； CLK0为计数输入端， CLK1与Q0相连，Q0、Q1、Q2、Q3 为输出：十进制计数器。 R01、R02：异步置0(0000)输入端 S91、 S92：异步置9(1001)输入端
EP ET CLK
Hale Waihona Puke D0D1D2D3
74160
Q0 Q1 Q2 Q3
C LD RD
1
28
6.3.2 计数器 LD的集成计数器为例) (以具有同步预置数端
取前M 种状态 置数法的应用可以分三种情况: （现有N进制计数器，构成M进制）
取后M 种状态
取中间M种状态
取(i)2——(i+M-1)2 共M个状态
数字电子技术基础
阎石主编（第五版）
信息科学与工程学院基础部
6.3.2 计数器
一 同步二进制计数器（P278）
1．同步二进制加法计数器 示例芯片
【 】
内容 回顾
*中规模集成的4位同步二进制计数器74161(74LS161): 2、4位同步二进制减法计数器（P284） 3、4位同步二进制可逆计数器 示例芯片 a.单时钟方式－74LS191 b.双时钟方式－74LS193
注：74161和74LS161只是内部电路结构有些区别。 74LS163也是4位二进制加法计数器，但清零方式是同 步清零 3
内容 *中规模集成同步十进制计数器74160 (74LS160 ): 回顾 74160 (74LS160 ) 逻辑符号和功能表如图所示。
6.3.2 计数器
CLK
D0 D1 D2 D3 74160 C LD RD
S 0 0000
LD (Q2Q1 )
1
CLK 计数输入
EP ET CLK
D0
D1
D2
D3
74160
Q0 Q1 Q2 Q3
C LD RD
1
进位输出
26
6.3.2 计数器 LD的集成计数器为例) (以具有同步预置数端
取前M 种状态 置数法的应用可以分三种情况: （现有N进制计数器，构成M进制）
R D (Q2Q1Q0 )
1
CLK 计数输入
EP ET CLK
D0
D1
D2
D3
74160 Q0 Q1 Q2 Q3
C LD RD
1
进位输出
21
【例】用74161实现12进制计数器。 置零法，M=12，在SM=S12=1100处反馈清零。
R D (Q3Q2 )
1
CLK 计数输入
EP ET CLK
0 1 2 3 4 5 6 7
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
6
6.3.2 计数器 右图是由 JK触发器 构成的异 步3位二进 制加法计 数器。 波形如图 所示
CLK 0 Q0 0 Q1 0 Q2 0 t
t
t
t
7
6.3.2 计数器
②异步二进制减法计数器 构成方法：触发器接成计数器 形式，时钟CLK加在最低位， 高位脉冲接在低位的Q 端。在 末位-1时，从低位到高位逐位 借位方式工作。 原则：每1位从“0”变“1”时， 向高位发出借位，使高位翻 转
【 】
输出端工作状态 清零 (异步 ） 预置数 (同步 ） 1 0 保持（包括 C ） 保持 （但 C ＝0 ） 计数
R D LD
0 1 1 1 1 0 1 1 1
EP ET
EP ET
CLK Q0 Q1 Q2 Q 3
0
1
1
(a) 逻辑图形符号
（b ）功能表 同步十进制加法计数器74160(74LS160)的图形符号及功能表
t
t
t
t
t
t
9
6.3.2 计数器
2. 异步十进制（加法）计数器 原理：在4位二进制异步 计数 加法计数器上修改而成， 脉冲顺序 0 要跳过1010 ~ 1111这六个 1 状态
2 3 4 5 6 7 8 9 10 11 12 1 1 0 0 电路状态 等效 进位输出 十进制数 C 0 1 2 3 4 5 6 7 8 9 10 11 12 0 0 0 0 0 0 0 0 0 0 1 0 0 10
33
小结
基本要求： 1. 掌握74160、 74161各管脚的功能； 2. 掌握用74160 、74161实现不同进制的 方法。
1 1
CLK 计数输入
LD (Q3Q2Q1 )
D0 D1 D2 D3
EP ET CLK
74161 Q0 Q1 Q2 Q3
C LD
RD
1
进位输出
32
6.3.2 计数器
【例】如图所示电路是可变计数器。试分析当控制 变量A为1和0时电路为几进制计数器。 解：置位信号为
D0 D1 D2 D3 74LS161 Q 0 Q1 Q 2 Q 3 C LD RD
注：74LS160为十进制计数器，故进位脉冲是在1001 时出现的，而161为十六进制，进位脉冲是在1111时出 4 现的。
三、异步计数器
在异步计数器中，有的触发器直接受 输入计数脉冲控制，有的触发器则是把 其它触发器的输出信号作为自己的时钟 脉冲，因此各个触发器状态变换的时间 先后不一，故被称为“ 异步计数器 ”。
1
二、同步十进制计数器（P287）
1、同步十进制加法计数器 示例芯片
【 】
内容 回顾
*中规模集成的4位同步二进制计数器74160(74LS160): 2、同步十进制减法计数器（P292）
3、十进制可逆计数器74LS190：
2
6.3.2 计数器
其逻辑图形符号及功能表如图所示。
CLK D0 D1 D2 D3 74161 R D LD EP 0 1 1 1 1 (a )逻辑图形符号 0 1 1 1 1 0
10ns 左右
SM状态只在极短的瞬间 出现，通常称它为“过 渡态”。
暂态
19
利用异步复位端 R D ，跳过多余状态，实现任意进制计数。 异步复位法 ①计数到M时，清0，
（异步置零） ②写SM=（
）2，全部Q为1的端相与非→R D
适用于异步清0的集 成计数器，当满足清0 条件时，立即清0。
20
【例】用74160实现7进制计数器。 置零法，M=7，在SM=S7=0111处反馈清零。
5
6.3.2 计数器
三 、异步计数器 1.异步二进制计数器 ①.异步二进制加法计数器 构成方法：触发器接成计数器形 式，时钟CLK加在最低位，高位 脉冲接在低位的Q 端。在末位+1 时，从低位到高位逐位进位方式 工作。 原则：每1位从“1”变“0”时，向 高位发出进位，使高位翻转
CLK
Q2 Q1 Q0
内容 *中规模集成的4位同步二进制计数器74161(74LS161): 回顾
ET 输出端工作状态
【 】
异步清零
预置数 （ 同步 ） 1 0 1 保持 （ 包括 C ） 保持 （ 但 C＝ 0）
EP
ET
CLK Q0
C LD LD RD RD
Q1 Q2 Q 3
计数
（b ） 功能表
四位同步计数器74161（74LS161）的图形符号及功能表
D0
D1
D2
D3
74161 Q0 Q1 Q2 Q3
C LD RD
1
进位输出
22
6.3.2 计数器
注：由于清零信号随着计数器被清零而立即消失，其持续 的时间很短，有时触发器可能来不及动作（复位），清零 信号已经过时，导致电路误动作，故置零法的电路工作可 靠性低。为了改善电路的性能，在清零信号产生端和清零 信号输入端之间接一基本RS触发器，如图所示。
Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0
1 0 0 1 1 0 1 0 0 0 0 0
6.3.2 计数器
由JK触发器构成的异步十进制计数器,其逻辑电路如图 所示，其状态表及时序图与同步十进制计数器相同。
（a） 逻辑符号
0
二进制计数器 从Q0输出 从Q 3Q2Q1 五进制计数器 输出 从Q 3Q2Q1Q 0 十进制计数器 输出