第三章 存储系统

第三章存储系统一、选择1、设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元个数是4、在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为 5、某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、 A.地址线为16根，数据线为32根B. 地址线为32根，数据线为16根C.址线线为15根，数据线为16根D. 地址线为15根，数据线为32根9、若RAM中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（）A.DRAM芯片的集成度比SRAM高B.DRAM芯片的成本比SRAM高C.DRAM芯片的速度比SRAM快D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。

14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H 的存储自己顺序按地址由小到大依次是 16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得单元数是存储系统121、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。

23、16片2K×4位的存储器可以设计为存储容量的16位存储器。

24、设CPU 的地址总线有24根，数据总线有32根，用512K×8位的RAM芯片构成该机的主存储器，则该机主存最多需要片这样的存储芯片。

25、某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址，现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规则的ROM 芯片数和RAM芯片数分别是 26、某计算机存储器按字节编址，主存地址空间大小为64KB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的尾数至少是27、用存储容量为16K×1位的存储器芯片来组成一个64K×8位的存储器，则在字方向上和位方向上分别扩展了倍。

28、一个存储器，其地址为14位，每个存储单元长度为8位，若用1K×4位的SRAM 芯片来组成该存储器，则需要片芯片，选择芯片需要位地址。

29、地址线为A15~A0（低），若用16K×1存储芯片构成64KB存储器则应由地址码译码产生片选信号。

30、80386DX是32位系统，当在该系统中用8KB的存储芯片构造32KB的存储体时，应完成存储器的设计。

31、设CPU地址线有24根，数据线有32根，用512K×8位的RAM芯片构成该机的主存储器，则该机主存最多需要片这样的存储芯片。

32、地址总线为A0（高位）~A15（低位），用4K×4位的存储芯片组成16KB存储器，则产生片选信号的译码器的输入地址应该是33、若内存地址区间为4000H~43FFH，每个存储单元可存储16位二进制数，该内存区域用4片存储芯片构成，则构成该内存所用的存储器芯片的容量是34、内存按字节编址，地址从90000H到CFFFFH，若用存储容量为16K×8位芯片构成该内存，至少需要的芯片数是35、若片选地址为111时，选定某一32K×16的存储芯片工作，则该芯片在存储器中的首地址和末地址分别为36、如图所示，若低位地址（A0~A11）接在内存芯片地址引脚上，高位地址（A12~A19）进行片选移码（其中，A14和A16没有参加译码），且片选信号低电平有效，则对下图所示的译码电路，不属于此译码空间的地址是（）A.AB00H~ABFFFHB.BB000H~BBFFFHC.EF000H~EFFFFHD.FE00H~FEFFFH 37、某机器采用四体低位交叉存储器，现分别执行下述操作：①读取6个连续的地址单元中存放的存储字，重复80次；②读取8个连续地址单元中存放的存储字，重复60次。

则①、②所花费的时间之比为2假定内存容量为4个页面，开始时是空的，则页面失效率是 40、某32位计算机的Cache容量为16KB，Cache行的大小为16B，若主存与Cache地址映像采用直接映像方式，则主存地址为0x1234E8F8的单元装入Cache的地址是41、某存储系统中，主存容量是Cache的4096倍，Cache被分为64个块，当主存地址和Cache地址采用直接映像方式，地址映射表的大小应为（假设不考虑一致维护和替换算法位）42、有效容量为128KB的Cache，每块16字节，采用8路组相联，字节地址为1234567H的单元调入该Cache，则其Tag应为43、有一主存―Cache层次的存储器，其主存容量为1MB，Cache容量为16KB，每字块有8个字，每字32位，采用直接地址映射方式，若主存地址为35301H，且CPU访问Cache命中，则在Cache的第（十进制表示）字块中（Cache起始字块为第0块）。

44、若由高速缓存、主存、硬盘构成的三级存储体系，则CPU访问该存储系统时发送的地址为45、为使虚拟存储系统有效地发挥其预期的作用，所运行的程序应具有良好的46、在虚拟存储器中，当程序正在执行时，由完成地址映射。

47、采用虚拟存储系统的主要目的是48、一个四体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200ns，在以下说法中，是正确的。

A. 在200ns内，存储器能向CPU提供256位二进制信息B. 在200ns内，存储器能向CPU提供128位二进制信息C. 在50ns内，每个模块能向CPU提供32位二进制信息D.都不对49、采用四体并行低位交叉存储器，每个模块的容量满足32K×16位，存取周期为400ns，在以下说法中，是正确的。

A. 在0.1μs内，存储器能向CPU提供26位二进制信息B. 在0.1μs内，存储器能向CPU提供16位二进制信息C. 在0.4μs内，存储器能向CPU提供26位二进制信息D.都不对50、如果一个高速缓存系统中，主存容量为12MB，Cache的容量为400KB，则该存储系统的总容量为。

A.12MB+400KBB.12MBC.400KBD.12MB-400KB51、组相联映像和全相联映像通常适合于。

52、某32位计算机的Cache容量为16KB，若主存与Cache地址映射采用直接映射方式，则主存地址0x1234E8F8的单元装入Cache的地址是 53、设有一个主存―Cache层次的存储器，其主存容量为1MB，Cache容量为 16KB，每字块有8个字，每字32位，采用直接映射方式。

若主存地址为 35301H，且CPU访问Cache命中，设Cache起始字块编号为0，则该主存块在Cache的第个字块中。

38、在高速缓存系统中，主存容量为12MB，Cache容量为400KB，则该存储系统的容量为39、某虚拟存储器系统采用页式内存管理，试用LRU页面替换算法，考虑下面的页面访问地址流（每次访问在一个时间单位中完成）：1 8 1 7 82 7 2 1 83 8 2 1 3 1 7 1 3 7354、设有一个主存―Cache层次的存储器，假设Cache和主存不能同时访问。

Cache 的存取周期为10ns，主存的存取周期为50ns。

在CPU执行一段程序时，Cache完成存取的次数4800次，主存完成的存取次数为200次，该Cache―主存系统的效率是。

55、设有一个主存―Cache层次的存储器，假设Cache的存取周期为100ns，主存的存取时间为1000ns，如果希望有效平均存取时间不超过Cache存取时间的15%，则Cache 的命中率至少是。

56、若由高速缓存、主存、硬盘构成三级存储体系，则CPU访问该存储系统时发送的地址为。

57、假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块大小为1个字。

若Cache的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址一次为0、4、8、2、0、6、8、6、4、8时，命中Cache的此时是。

（2021真题）4二、综合应用题1、有一个16K×16位的存储器，由1K×4位的动态SRAM芯片构成（芯片内是64×64结构），问： 1）总共需要多少RAM？2）采用异步刷新方式，如果单元刷新间隔不超过2ms，则刷新信号周期是多少？3）若采用集中刷新方式，存储器刷新一遍最少用多少个读/写周期？2、某16K×1位的DRAM存储芯片的读/写周期Tm=0.1μs，如果芯片的最大刷新间隔不允许超过2ms（1ms=103μs），否则可能丢失信息。

问： 1）刷新周期是多少？将DRAM存储芯片刷新一遍需要多少个刷新周期？ 2）若采用分散刷新方式，则刷新信号周期是多少？3）若采用集中刷新方式，则将DRAM芯片刷新一遍需要多少时间？不能提供读写服务的百分比是多少？3、假设存储芯片容量为mK×n位，回答以下问题：1）采用位扩展，组成mK×N位的存储器，需要多少存储芯片？简述连线规则。

2）采用字扩展，组成MK×n位的存储器，需要多少存储芯片？简述连线规则。