基于FPGA的交织器和解交器的实现

专业设计报告基于FPGA的交织器和解交器的实现班级：08集成专业：学院：电子信息工程指导老师：目录一：交织器原理 (2)1实现原理 (2)2纠错原理 (2)二交织器的FPGA实现1 整体结构 (3)2功能分析 (3)3 模块设计 (4)( 1）计数器模块 (4).（2）选择器模块 (5)（3）ROM模块 (6)（4）RAM模块 (7)（5）顶层模块 (9)三设计总结 (14)一：交织器原理1实现原理随着通信技术的发展，对系统要求不断提高，在移动通信领域，由于数字信号在传输途中会随各种干扰，使得信号失真，因此需要利用编码技术来纠正信道中产生的随机错误。

但是，仅利用纠错编码技术，对于传输过程中突发性干扰需要借助很长的码字，这样会很复杂，同时产生很长的延时，。

交织技术作为一项改善通信系统性能的方式，将数据按照一定的规律打乱，把原来聚集的错误分散，使得突发错误变为随机错误，使得突发码字个数在纠错范围内，接收端就可以用较短的码字进行纠错。

交织的过程就是将一个数据系列按一定的条件进行位置从新排布。

其逆过程就是解交。

常用交织器主要有三种：矩阵分组式， 伪随机式， 半伪随机式。

本设计采用矩阵分组式。

矩阵分组式的原理及实现方式如下：假设发送X =（ｘ１６．．．．x x x 321）首先将X 送入交织器，此交织器设计为按行取出的4x4的阵列存储器。

送入交织器后，从存储器按行输出，送入突发差错的信道，信道输出在送入反交织器，完成交织与反交织，即按行输入，按列输出。

→按行读出15x x11x7x314x x10x6x213x x9x5x1x12x8x40x ：↓按列写入则 交织器的输出为（x0，x4 ，x8，x12，x1，x5，x9，x13，…x15） 2 纠错原理：假设信道产生两个突发性错误，第一个产生与x0到x12，连错4个，第二个产生于x9到x2，连错三个，则此收到的信号为，（[x0]，[x4] ，[x8]，[x12]，x1，x5，[x9]，[x13]，[x2]，x6，x10，x14，x3，x7，x11，x15）(加[]的为错误信号)经过交织去交矩阵输出为（[x0]，x1，[x2]，x3，[x4]，x5，x6，x7，[x8]，x9，x10，x11，[x12]，[x13]，x14，x15）可以看到原来的四连错和三连错变成了随机性独立差错。

二交织器的FPGA实现1 整体结构交织器总是按顺序写入数据，然后按交织地址读出数据。

解交的过程与此过程相反，按解交地址写入数据，再按顺序读出数据就可以了。

因此交织器和解交器可以按相似电路完成。

2功能分析交织器要写入数据，将数据存储起来，并读出，需要ram模块。

交织地址是固定的交织方式，可以用rom将地址存储起来，按顺序读取rom存储的ram 地址就可以完成交织。

控制部分有计数器，选择器组成，完成对ram读写的控制。

电路框图如下计数器产生顺序地址，数据选择器起地址控制作用，当需要顺序地址时，直接由计数器输到地址总线，当需要交织地址时，计数器的输出送到ROM地址总线，再将ROM读出的交织地址送出。

3 模块设计（1）计数器模块计数器的作用是，为选择器提供顺序地址，为rom提供地址 VHDL描述如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity countern isgeneric(n:integer:=16);port(clr,ena,clk:in std_logic;q:buffer integer range 0 to n-1;cout:out std_logic);end countern;architecture rtl of countern isbeginprocess (clk,clr)beginif clr='1'thenq<=0;elseif clk='1' and clk'event thenif ena='1' thenif q=q'high thenq<=0;else q<=q+1;end if;end if;end if;end if;if q=q'high thencout<='1';elsecout<='0';end if ;end process;end rtl;仿真波形如下：（2）选择器模块VHDL描述如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity mux2 isgeneric (n:integer:=16);port (d0:in std_logic_vector(7 downto 0);d1: in integer range 0 to n-1;sel:in std_logic;yout: out std_logic_vector(7 downto 0));end mux2;architecture if_march of mux2 isbeginprocess(d0,d1,sel)beginif(sel='1') thenyout<=conv_std_logic_vector(d1,8);elseyout<=d0;end if;end process;end if_march;选择器仿真波形如下图：（3）ROM模块library ieee;use ieee.std_logic_1164.all;entity rom_16_8 isgeneric(n:integer:=16);port(addr: in integer range 0 to n-1;clk: in std_logic;data: out std_logic_vector(7 downto 0));end rom_16_8;architecture rtl of rom_16_8 issubtype rom_word is std_logic_vector(7 downto 0);type rom_table is array(0 to 15) of rom_word;constant rom :rom_table:=rom_table'(rom_word'("00000000"),rom_word'("00000100"),rom_word'("00001000"),rom_word'("00001100"),rom_word'("00000001"),rom_word'("00000101"),rom_word'("00001001"),rom_word'("00001101"),rom_word'("00000010"),rom_word'("00000110"),rom_word'("00001010"),rom_word'("00001110"),rom_word'("00000011"),rom_word'("00000111"),rom_word'("00001011"),rom_word'("00001111"));begin process(clk)beginif clk'event and clk='1' thendata<=rom(addr);end if;end process;end rtl;ROM模块仿真波形图（4）RAM模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ram_16_8 isport (ad:in std_logic_vector(7 downto 0);clk :in std_logic ;di:in std_logic_vector(7 downto 0);do:out std_logic_vector(7 downto 0);wr_en: in std_logic:='0';rd_en: in std_logic :='0');end ram_16_8;architecture rtl of ram_16_8 issubtype ram_word is std_logic_vector(7 downto 0); type ram_table is array (0 to 15) of ram_word;signal ram:ram_table:=ram_table'(ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"),ram_word'("00000000"));begin process(clk)beginif clk'event and clk='1'thenif rd_en='1'thendo<=ram(conv_integer(ad));end if ;if wr_en='1' thenram(conv_integer(ad))<=di;end if ;end if ;end process;end rtl;（5）顶层模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity top isgeneric(n:integer:=16);port (clk: in std_logic;clr: in std_logic;ena :in std_logic;di: in std_logic_vector(7 downto 0);do : out std_logic_vector(7 downto 0));end top;architecture rtl of top iscomponent counternport(clr,ena,clk:in std_logic;q:buffer integer range 0 to n-1:=0;cout: out std_logic);end component;component rom_16_8port(addr: in integer range 0 to n-1;clk: in std_logic;data: out std_logic_vector(7 downto 0));end component;component mux2port(d0:in std_logic_vector(7 downto 0);d1: in integer range 0 to n-1;sel: in std_logic;yout:out std_logic_vector(7 downto 0)); end component;component ram_16_8port( ad:in std_logic_vector(7 downto 0); clk:in std_logic;di:in std_logic_vector(7 downto 0);do:out std_logic_vector(7 downto 0);wr_en: in std_logic:='0';rd_en:in std_logic:='0');end component;signal qs:integer range 0 to n-1:=0;signal ds:std_logic_vector(7 downto 0); signal ys:std_logic_vector(7 downto 0); signal cout: std_logic;signal wr_en:std_logic:='0';signal rd_en:std_logic:='0';signal sel:std_logic:='1';beginct:counternport map (clk=>clk,clr=>clr,ena=>ena,cout=>cout,q=>qs);rom:rom_16_8port map(clk=>clk,addr=>qs,data=>ds);mux:mux2port map (d1=>qs,d0=>ds,sel=>sel,yout=>ys);ram:ram_16_8port map(clk=>clk,do=>do,di=>di,wr_en=>wr_en,rd_en=>rd_en,ad=>ys);process(cout)beginif cout'event and cout='0' thensel <=not sel;end if ;if sel='1' thenwr_en<='1';elserd_en<='1';end if ;end process;end rtl;从图形可以看出交织器把顺序的信号12345…交织为 0 4 8 12 1 5 9 13…交织功能实现解交织器的实现其中rom，ram ，计数器都一样，只是在选择器时稍作变化。