数字电路课程设计之加减法运算电路设计(1)
加减法运算电路算
辽宁工业大学数字系统综合实验课程设计（论文）题目：加/减法运算电路计算院（系）：电子与信息工程学院专业班级：*学号：*3学生姓名：*指导教师：*教师职称：*起止时间：2011.12.12—2011.12.26课程设计（论文）任务及评语目录1.结构设计与方案选择 (1)1.1实验原理 (1)1.2电路方案原理方框图 (1)1.3电路原理图 (2)1.4电路设计 (4)2.MAX+PLUSⅡ对原理图仿真 (4)3.管脚的重新分配与编程下载 (5)4.实验箱的验证 (6)5.实验结论 (8)参考文献 (9)设计目的与任务1．熟练掌握组合逻辑电路的设计思路和方法； 2．熟练掌握MAX+PLUS Ⅱ原理图输入方法；3．熟练掌握MAX+PLUS Ⅱ仿真方法并对设计进行仿真验证，直至得出正确的设计方案； 4．熟练掌握MAX+PLUS Ⅱ编程下载方法并利用EDA 实验箱验证设计的正确性； 5．熟练掌握加法器及减法器的设计方法。
设计一个加/减法运算电路，当控制信号M=0时将两个无符号的16位二进制数相加，而M=1时将两个无符号的8位二进制数相减，并用MAX+PLUS Ⅱ验证设计的正确性。
1.结构设计与方案选择1.1实验原理一、加法运算基本原理加法运算可以根据超前进位加法器74LS283直接相加。
二、减法运算基本原理在计算机中，为了减少硬件复杂性，减法基本是通过加法运算来实现的。
这首先要求求出减少的反码（即把该数各位上的0变成1，1变成0）。
再在结果上加1得到补码，然后加到被减数上即可。
例如两个四位二进制数相减1100-0101 被减数 1100 减数的补码 + 1011 _____________________________10111略去进位结果是0111三、求二进制反码电路二进制反码可以通过异或来实现，A ○+0=-A ，A ○+1=A ，为了满足俩个输入是16位二进制相加减，我们这里选用4个74LS283昨为加法器以及16个异或。
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
加法器与减法器电路的设计与分析
加法器与减法器电路的设计与分析在数字电路设计中，加法器和减法器是最基本的运算器件之一。
它们能够对数字信号进行加法和减法运算，广泛应用于计算机及其他数字系统中。
本文将介绍加法器和减法器电路的设计原理和分析方法。
一、加法器电路的设计与分析加法器是实现数字信号加法运算的电路。
常见的加法器包括半加器、全加器和多位加法器。
这里我们介绍一种基于全加器的4位加法器电路设计。
1. 设计思路我们的目标是设计一个能够对4位二进制数进行加法运算的加法器电路。
首先，我们需要明确加法器的输入和输出。
对于4位加法器而言，它的输入包括两个4位的二进制数A和B，以及一个来自上一位的进位信号Cin。
输出则为一个4位的二进制数S，以及一个来自最高位的进位信号Cout。
2. 电路设计基于全加器的4位加法器电路可以通过级联多个全加器来实现。
我们首先设计一个全加器的电路，再将多个全加器连接起来。
全加器的电路如下：（图片）其中，输入信号为A、B和Cin，输出信号为S和Cout。
全加器的设计比较复杂，这里为了简化，我们采用了基于门电路的实现。
实际应用中，可以使用集成电路中已经实现好的全加器。
在连接多个全加器时，需要将进位信号Cout从低位传递到高位，以实现多位加法运算。
最高位的进位信号Cout则作为加法器的输出之一。
3. 电路分析通过对加法器电路的分析，我们可以得到以下结论：- 当输入的两个二进制数A和B的每一位都为0时，加法器的输出S为0，并且进位信号Cout为0。
- 当输入的两个二进制数A和B的每一位都为1时，加法器的输出S为0，并且进位信号Cout为1。
- 当输入的两个二进制数A和B的每一位有一个为1时，加法器的输出S为1，并且进位信号Cout为0。
- 当输入的两个二进制数A和B的每一位都为1，并且进位信号Cin 为1时，加法器的输出S为1，并且进位信号Cout为1。
二、减法器电路的设计与分析减法器是实现数字信号减法运算的电路。
常见的减法器包括半减器、全减器和多位减法器。
数电课程设计-简单加减运算电路的设计模板
沈阳工程学院┊┊课程设计设计题目：简单加/减运算电路系别自控系班级测控本091学生姓名学号指导教师职称讲师起止日期：2011 年8月29日起——至2011 年9月4日止沈阳工程学院课程设计任务书课程设计题目：简单加/减运算电路系别自控系班级测控本091学生姓名学号指导教师职称讲师课程设计进行地点：B222任务下达时间：2011 年8 月29 日起止日期：2011年8月29日起——至2011年9月4日止教研室主任2011 年8月29日批准简单加/减运算电路的设计1简单加/减运算电路1.1设计目的（1）掌握1位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉QuartusII的仿真方法。
1.2基本要求（1）实现二进制数的加/减法；（2）设计加数寄存器A和被加数寄存器B单元；（3）实现4bit二进制码加法的BCD调整；（4）根据输入的4bitBCD编码自动判断是加数还是被加数。
1.3发挥部分（1）拓展2位十进制数；（2）MC存储运算中间值；（3）结果存储队列；（4）其他。
2设计过程及论文的基本要求2.1设计过程的基本要求：（1）基本部分必须完成，发挥部分可以在已给的范围或自己寻找资料的范围内任选；（2）符合要求的设计报告一份，其中包括逻辑电路图、实际接线图各一份；（3）设计题目必须仿真通过，设计过程的资料草稿上交；（4）成绩的组成：考勤、每天任务的完成工作量、答辩情况、报告；2.2课程设计论文的基本要求：（1）蓝黑色或黑色钢笔或碳素笔书写，不允许用圆珠笔。
项目齐全、字迹工整，有条件的可以打印。
（2）装订顺序：封面、任务书、成绩评定表、中文摘要、关键词、目录、正文（正文的具体要求按老师讲课要求）、总结及致谢、参考文献、附录（逻辑电路图与实际接线图）。
3时间进度安排沈阳工程学院数字电子技术课程设计成绩评定表中文摘要数字电子技术的迅速发展，为人们的文化、物质生活提供了优越的条件，空调、电子计算机等，都是典型的技术应用实例。
加减法运算器电路
加减法运算器电路加减法运算器电路是一种用于进行数字加减运算的电路，通常用于数字逻辑电路或计算机系统中。
它可以接受两个输入数字，并输出它们的和或差，具有广泛的应用领域。
加减法运算器电路的设计通常包括以下几个关键部分：输入端、加法器、减法器、选择器、输出端等。
首先，输入端用于接收两个数字的输入。
这些输入数字可以是二进制数字，也可以是十进制数字经过编码转换为二进制表示。
输入端需要将输入的数字传递给加法器或减法器进行运算。
加法器是加减法运算器电路的核心部分之一。
它能够接受两个数字的输入，并将它们相加得到一个和。
加法器通常采用全加器电路进行设计，全加器能够实现三个数字的加法运算，其中两个数字是输入数字，另一个数字是进位数字。
通过级联多个全加器电路，可以实现多位数字的加法运算。
减法器是加减法运算器电路的另一个核心部分。
它能够接受两个数字的输入，并将它们相减得到一个差。
减法器通常采用全减器电路进行设计，全减器能够实现两个数字的减法运算，其中一个数字是被减数，另一个数字是减数。
通过级联多个全减器电路，可以实现多位数字的减法运算。
选择器用于选择加法器或减法器的输出结果作为最终的输出。
根据需要进行加法或减法运算，选择器可以将加法器或减法器的输出传递给输出端。
最后，输出端用于输出加法或减法运算的结果。
输出端可以是数字显示器、LED指示灯或数字信号输出接口，将计算结果显示给用户或传递给其他电路进行进一步处理。
总的来说，加减法运算器电路的设计需要充分考虑数字逻辑电路的设计原理，合理选择加法器、减法器和选择器的设计方案，确保电路能够准确、稳定地进行加减法运算。
加减法运算器电路在数字电子技术和计算机领域有着重要的应用，是数字系统中不可或缺的一部分。
加减法运算电路的课程设计
加减法运算电路的课程设计一、课程设计的目的和要求目的：1.了解加减法运算电路的原理、组成和性能。
2.熟悉加减法运算器的制作和调试过程。
3.提高学生的实际操作能力和实验调试能力，培养学生的创新意识和动手实践能力。
要求：1.合理规划实验内容，注重实际操作能力和实验调试能力的培养。
2.严格遵守实验安全规范，确保实验安全。
3.要注意实验设备和器材的选择和使用，确保实验结果的准确性和可靠性。
二、课程设计内容分析1.实验器材与工具（1）基于 MAX232 芯片的调试板。
（2）示波器、数字万用表、电烙铁等工具设备。
（3）Bread board（面包板）、LED 灯、电阻、电容等元器件。
2.实验原理（1）MAX232 介绍。
MAX232 是 MAXIM 公司推出的一款 RS232 界面通讯 IC，用于将 RS232 电平转换成 TTL 电平，实现 RS232 与 TTL 电平的转换。
MAX232 由四个电容和两个 RS232/TTL 翻译器组成。
电容用于同步时钟，翻译器用于转换信号电平。
一个翻译器的输入电路连接 RS-232 端口，另一个翻译器的输入电路连接 TTL 设备。
MAX232 可以混合工作，因此，它可以用于将 RS-232 端口连接到 TTL 设备，也可以将 TTL 设备连接到 RS-232 端口。
（2）加减法运算电路介绍。
加法器和减法器都是数字电路中常见的电路。
加减法器是计算机中运算器的组成部分。
加法器实现两个二进制数的加法运算，减法器实现两个二进制数的减法运算。
加法器的电路一般都由若干个半加器或全加器级联而成。
半加器是只能处理两个一位二进制数的加法电路，全加器可以处理三个一位二进制数的加法电路。
减法器的电路有反馈减法器和补码减法器两种。
反馈减法器专门用于二进制的减法，补码减法器则可以处理加法和减法。
3.实验过程（1）加法器电路将半加器和全加器级联，构成一个 4 位的加法器电路。
在电路板上布线，使用电子设备进行连接。
加减法运算电路
一、设计目的把握电子电路的一样设计方式和设计流程；二、学习利用PROTEL软件绘制电路原理图及印刷板图；三、把握应用EWB对所设计的电路进行仿真，通过仿真结果验证设计的正确性。
四、设计要求-1. 设计寄放器单元。
2．设计全加器单元。
3. 设计7487(或74LS87)互补器单元五、设计内容及原理图，仿真图算术逻辑电路设计一、半加法器半加法器是个能计算两个二进制位和的算术电路，该电路有两个输入及两个输出。
其中输入是被加数两位，而输出分是和与进位位。
真值表：输入输出x y carry sum0 0 0 00 1 0 11 0 0 11 1 1 0半加器电路绘制其输出函数表示式：==sum⊕+yxy xy xcarry=xy半加器电路符号半加器电路功能模拟结果二、全加法器全加法器是求三个输入位算术和的组合电路，它包函三个输入位与两个输出位。
其中两个输入（x和y）代表要相加的两个有效位，第三个输入（z）代表由次低有效位置所产生的进位。
真值表：输入输出x y z carry sum0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器电路绘制其输出函数表示式：=+⊕+=+sum⊕xyzzz y xxyz y xz y x+=carry+yzxyxz产生的全加器电路符号全加器电路功能模拟结果。
四位加法器设计方式1：四位加法器电路绘制四位加法器成立电路symbol在成立电路symbol专门要注意的一点是假设z0（进位输入第一级）仍是接地的话，那么此4bit-adder将无法用来串接以产生8bit-adder电路，故咱们应将该接脚改成input符号，以产生一个可供串接的电路符号。
2 时序图编辑环境的功能仿真在waveform editor环境中，咱们可将四个相关的位结合成一个群组，以方便阅读和分析；其作法是先将要设定成群组的数个位标记反白，再按「鼠标右键/ Enter Group 」即可产生图5-9的结果（取消群组的作法也差不多，只要按鼠标右键选择「ungroup」即可回恢复先画面）。
电子技术课程设计--加减法电路
课程名称：电子技术课程设计设计题目：加减法电路院系：专业：年级：学号：姓名：指导教师：西南交通大学峨眉校区2013年8月27日课程设计任务书专业姓名学号开题日期：2013年7月1日完成日期：2013年8月27日题目加减法电路一、设计的目的为了培养我们把理论知识应用于实践的能力，以实践检验我们所学的知识是否正确。
加深我们对科学知识转化为生产力的理解，增强我们的学习动力。
让我们在完成设计的过程中能够形成严谨的态度，增强我们分析问题的能力，让我们能够在各个方面得到提升。
二、设计的内容及要求设计一个具有一位数加减运算电路，能显示加减数和运算结果的值，能够方便切换加减运算功能，能直接以数字形式输入加减数三、指导教师评语四、成绩指导教师(签章)年月日加减法电路一、设计任务与要求✧设计任务设计一个具有一位数加减运算电路。
✧设计要求1.能显示加减数和运算结果的值；2.能方便切换加减运算功能；3.能直接以数字形式输入加减数；二、方案设计与论证✧涉及芯片简介1.74LS283——四位快速加法器能够快速计算两个四位二进制的加法运算。
2.74LS147——9线-4线编码器能够将0——9编码为相应的二进制码的反码。
3.74LS85——四位数值比较器能够四位二进制数的大小，并输出相应的电平。
4.74LS86——异或门电路能够实现异或逻辑运算。
5.DCD_HEX数码管能以二进制形式显示成人们习惯的阿拉伯数字。
✧方案设计1.加法电路设计采用四位快速进位加法器74LS283作为主要芯片，进行加法计算，由于要显示出计算结果，所以在加法计算结果超出9时需要进行特殊考虑，具体的算法是：先将计算结果用一个数值比较器74LS85与9比较，如果结果比9小，则将结果直接输出，如果比9大，则将结果加6过后再输出。
同时为了避免16，17，18这三个数输出本来就有进位而漏掉，所以还要将输出的进位信号与数值比较器的“大于”结果进行或逻辑运算后作高位的输出信号。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
设计资料1
加减法运算电路设计
1．设计内容及要求
1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计
2.结构设计与方案选择
2.1电路原理方框图
电路原理方框图如下
→ →
图1-1二进制加减运算原理框图
如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：
若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16
置数
开关选择运算方式
加法运算电路
减法运算电路
译码显示计算结果
显示所置入的两个一位十进制数
并在七段译码显示器上显示16.
若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.
2.2加减运算电路方案设计
2.2.1加减运算方案一
如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）时加上6（0110），产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
由于减法运算时两个一位十进制数相减不会大于10，所以不会出现上述情况，用一片芯片U11即可显示结果。
2.2.2加减运算方案二
由两异或门两与门和一或门组成全加器，可实现一位二进制加逻辑运算，四位二进制数并行相加的逻辑运算可采用四个全加器串行进位的方式来实现，将低位的进位输出信号接到高位的进位输入端，四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0”，就组成了一个可实现四位二进制数并行相加的逻辑电路。
通过在全加器电路中再接入两个反相器可组成一个全减器，实现一位二进制减逻辑运算，将来自低位的错位信号端接到向高位借位的信号端，依次连接四个全减器，构成可实现四位二进制数并行进行逻辑减运算的电路。
在两组电路置数端接开关控制置数输入加法还是减法运算电路，电路输出端
接LED灯显示输出结果，输出为五位二进制数。
图2-2-1加减法运算电路图
2.2.3两种方案的比较
通过对两种方案的比较，为实现设计要求，首先在不计入数码管所需芯片的情况下，方案二一共需要十二个芯片，电路的连接相当复杂，产生接线错误和导线接触不良的几率大大增加，而且耗费较高；而方案一一共需要七或九个芯片，且其中几个芯片只用到一两个门，相对接线较简单，容易实现。
其次，方案二采用串行进位和借位的方式来实现四位逻辑加减运算，任意一位的逻辑运算必须在前一位的运算完成之后才能进行，相较而言运算速度不高；而方案一采用的是超前进位的方式来实现四位逻辑运算的，每位的进位只有加数和被加数决定，而与低位的进位无关，它的运算速度较方案二高出很多。
综上所述，方案一较方案二更加优秀，不仅电路简单而且运算速度更快，经综合小组各设计方案，被选为小组共同方案。
3单元电路设计、参数计算和器件选择
3.1单元电路设计
3.1.1减法电路的实现
图3-1-1 减法运算电路
如图3-1-1所示，该电路功能为计算A-B。
若n位二进制原码为N原，
=2n-N原，补码与反码的关系式为N补=N反+1，
则与它相对应的补码为N
补
A-B=A+B补-2n=A+B反+1-2n
因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：
A+B反+1，
由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
因为设计要求被减数大于或等于减数，所以所得的差值就是A-B差的原码，借位信号为0。
3.1.2 译码显示电路
一个七段LED译码驱动器74HC4511和一个七段LED数码显示器组成。
七段LED译码驱动器74HC4511的功能表如下．在74HC4511中，经前面运算电路运算所得的结果输入74HC4511的D3D2D1D0，再译码输出，最后在七段LED显示器中显示出来．
七段LED译码驱动器74HC4511功能表
七段LED译码驱动器74HC4511功能表续
图3-1-2 译码显示电路
3.1.3 加法电路的实现
用两片4位全加器74LS83和门电路设计一位8421BCD 码加法器
由于一位8421BCD 数A 加一位数B 有0到18这十九种结果。
而且由于显示的关系 当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
C O
S 3
S 2
S 1
S 0
Y
数的大小
8 4 2 1 0 0 0 0 0 0 0 没有超过9
0 0 0 0 1 0 1 0 0 0 1 0 0 2 0 0 0 1 1 0 3 0 0 1 0 0 0 4
0 0 1 0 1 0 5 0 0 1 1 0 0 6 0 0 1 1 1 0 7 0 1 0 0 0 0 8 0 1 0 0 1 0 9 0 1 0 1 0 1 10 需要转换
0 1 0 1 1 1 11 0 1 1 0 0 1 12 0 1 1 0 1 1 13 0 1 1 1 0 1 14 0 1 1 1 1 1 15 1 0 0 0 0 0 16 1 0 0 0 1 0 17 1 0 0 1 0 0 18 1 0 0 1 1 0 19 无关项 1 0 1 0 0 0 20 1
1
1
21
3210321032103210321032103231
Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+
由表我们可以算出Y 的表达式
由前16项有（1）(2)由后10项有
1O Y C ==
由（1）（2）有Y =C O +S 3S 2+S 3S 1
由于用与非门比较方便所以我们选用了与非门电路 有以下两种选择：
(1)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =∙∙ (2)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =∙∙
但是第一种方式简单所以我们选用了第一种方式得到了如下的理论图:
1 0 1 1 0 0 2
2 1 0 1 1 1 0 2
3 1 1 0 0 0 0 2
4 1 1 0 0 1 0 2
5 1 1 0 1 0 1 2
6 1 1 0 1 1 1 2
7 1 1 1 0 0 1 2
8 1 1 1 0 1 1 2
9 1 1 1 1 0 1 30 1
1
1
1
1
1
31
图3-1-3 加法运算电路
3.2 元器件选择
3.2.1 加法电路器件
完成加法运算可用器件超前进位加法器74LS283或者4008来实现。
如图3-1-3还需用到2输入与门74LS08，3输入或门。
16 15 14 13 12 11 10 9
74LS283
1 2 3 4 5 6
7 8 V CC B 2 A 2 S 2 B 3 A 3 S 3 C 3 TTL 加法器74LS283引脚图
16 15 14 13 12 11 10 9
4008
1 2 3 4 5 6 7 8 V DD B 3C 3 S 3 S 2 S 1 S 0 C 0-1 CMOS 加法器4008引脚图
A 3
B 2 A 2 B 1 A 1 B 0 A 0 V SS S 1 B 1 A 1 S 0 B 0 A 0
C 0-1 GND
74LS08引脚图
3.2.2 减法电路器件
由于没有直接做减法运算的器件，所以用加上减数的补码来完成减法运算，仍要用到74LS283或者4008，如图3-1-1，只需在加法器前加上4个异或门（一片74LS86）即可。
74LS86
=1 =1
=1
=1。