一种基于多核DSP的穿墙雷达成像算法的并行实现

一种基于多核DSP的穿墙雷达成像算法的并行实现张晨华;欧阳缮;叶金才;马荣华;王鲁豫【摘要】为了解决超宽带穿墙雷达成像算法实现效率低的问题,提出一种基于多核DSP的并行实现方法.该方法根据超宽带雷达BP成像算法的特点,选用主从模式的任务架构对其进行任务规划,利用核间通信机制(IPC)实现8核之间的同步通信及任务处理,并设计以太网传输接口实现DSP与PC端的数据快速互通.实验结果表明,在保证成像质量的前提下,提高了成像实现的实时性.【期刊名称】《桂林电子科技大学学报》【年(卷),期】2018(038)005【总页数】6页(P345-350)【关键词】多核DSP;穿墙雷达成像;核间通信;以太网接口【作者】张晨华;欧阳缮;叶金才;马荣华;王鲁豫【作者单位】桂林电子科技大学信息与通信学院 ,广西桂林 541004;桂林电子科技大学信息与通信学院 ,广西桂林 541004;桂林电子科技大学信息与通信学院 ,广西桂林 541004;桂林电子科技大学信息与通信学院 ,广西桂林 541004;桂林电子科技大学信息与通信学院 ,广西桂林 541004【正文语种】中文【中图分类】TN957.51超宽带穿墙雷达技术由于具有良好的距离分辨率和穿透性，使其在军事、反恐、灾害救援等多种领域中发挥着巨大的作用。

随着现代科技的不断提升和发展，对于隐藏目标进行高效、快速探测的迫切需要，超宽带穿墙雷达不仅需要获得清晰的图像显示，而且还要满足实时性的要求，因此超宽带雷达实时成像系统对软件算法和硬件平台都有着极高的要求。

穿墙成像雷达的特点是信号复杂度高、数据量巨大、处理实时性较难实现。

就目前而言，硬件实现技术主要有现场可编程门阵列(field programmable gate array,简称FPGA)技术、专业ASIC(application specific integrated circuits)芯片技术、数字信号处理器(digital signal processing,简称为DSP)技术三大类。

FPGA普遍用来实现数字电路模块，拥有丰富的逻辑资源、I/O资源，适用于框图式编程、任务比较固定或者重复的场合，在信号处理的场景下主要利用自身的优势用来负责接口控制，完成较低复杂度的算法，一般普遍用于雷达信号的采集部分[1-3]。

专业ASIC芯片技术拥有较高的速度和尽可能小的面积以及完全满意的封装，但是其灵活较差，设计成本昂贵[4]。

DSP相比较于其他的处理器具有速度快、体积小和功耗低的特点，主要用来多条件操作、处理复杂的算法和协议。

选用TI公司的TMS320C6678多核DSP，基于KeyStone I架构的8核高性能、定点/浮点处理器，其中单核处理的最高频率为1.25 GHz[5]。

此DSP拥有丰富的片上接口资源，这些外部接口资源均可以广泛应用于外设与处理器之间的通信。

针对TMS320C6678的芯片特点以及含有的接口资源，设计实现了以太网通信，并且完成了穿墙雷达成像算法的实现。

1 雷达成像处理算法穿墙雷达成像是对墙体后的目标进行定位成像，在穿墙雷达成像算法中，由于超宽带雷达采集的信号为时域信号，后向投影(back projection,简称为BP)算法作为一种时域成像算法更为合适。

BP成像算法来自于计算机层析成像技术(computed tomography,简称为CT)，是一种逐点成像的雷达成像算法[6]。

BP雷达成像算法首先是对成像区域进行网格点划分，通过计算电磁波从发射端传播到接收端的时延，利用成像区域内网格点的回波强度值，进行时域相干叠加，得到所有网格点的后向散射强度，从而实现对探测目标的定位及高分辨成像。

该算法思想简单、精度高，通常适用于工程实现。

以单发单收的天线阵为例介绍BP雷达成像算法实现原理。

如图1所示，将墙后点目标简化为P点，雷达发射天线和接收天线分别位于T和R，d为墙体厚度，h1为雷达与墙体的距离，h2为目标与墙体的距离。

电磁波从空气进入墙体的入射点和从墙体进入空气的入射点分别为M0和M1，设入射点M0的入射角和发射角分别为α1和β1，天线单元中心坐标为Q(x0,y0)。

图1 穿墙雷达传播路径Fig.1 Radar propagation path through the wall若将空气看作为理想介质，在一般情况下，可将非磁性材料的相对磁导率近似等于1，干燥的普通砖墙电导率近似等于0，因此可由麦克斯韦方程将墙体内电磁波的传播速度简化为(1)其中：为墙体的折射率；μ0为空气中的磁导率。

在雷达探测墙后目标的过程中，需要经历多个路径传播，因实验雷达设备为收发同置雷达，为简化路径的计算量，近似发射天线和接收天线的位置为同一位置，即为(x0,y0)。

墙体内电磁波的传播时间为(2)若不考虑均匀墙体对电磁波速度的影响，产生的目标距离误差为(3)其中cosβ1=1，当β≤10°。

由此，墙体内时延估计误差为(4)由于墙体宽度远远小于天线到目标的距离长度，在不考虑墙的折射下，采用简化的时延计算方法，雷达信号从发射天线到接受天线的时延为(5)对天线接收的信号进行相干叠加，便可得到目标P的成像值为(6)其中：u为一阀值，用于减少拖尾；n为天线数，通过上述计算方法对成像区域内的各点进行像素值计算，从而可得到整个成像区域的图像信息，实现目标成像。

雷达成像中是利用多个雷达通道同时对目标进行观测，如图2所示,这又增加了大量的矩阵、乘加等运算。

由此看出BP成像的计算量是非常巨大的。

图2 多通道雷达采集场景Fig.2 Multi-channel radar acquisition scene由以上分析可得BP成像的算法流程如图3所示。

图3 BP算法流程Fig.3 BP algorithm flowBP雷达成像的基本思想就是“延迟-求和”，通过回波信号进行时域上的相干叠加，进而得到高分辨率的成像。

算法流程为：1) 除去回波背景信号；2) 所有网格点距离雷达位置的时间时延；3) 进行反向投影到每个网格点；4) 将所有通道信号结果相加。

将BP成像的区域一般认为设定一个成像区域，以网格点4 K×4 K的数据规模为例。

首先每个点都要进行2次开方运算，因此所有网格点的开方计算量为4K×4K×2。

再将所有网格点数的结果进行矩阵计算，计算量为4 K×4 K×4 K。

最后将所有通道的所有网格点的结果进行相加，计算量为4 K×4 K×4 K。

按照并行程序设计方法，设计流程为：1) 对算法任务进行划分。

由雷达数据的特殊性，将划分对象定为数据。

超宽带雷达采集的信号数据是由所有通道的数据量组合而成，若将每个通道的数据量划分为一个基本任务数量，计算的数据量可划分为n个基本任务，n取决于雷达采集通道的数量。

而且通道间的数据是彼此独立的，在BP成像算法的计算中是相互不受影响的。

2) 对任务间进行通信设计。

整个任务的完成总体呈现是总分总的形式：总-分：原始数据是一个整块，当基本任务确定后，进行各自任务的计算工作，进行矩阵、开方、乘加等一列运算后，后向投影到网格点区域内。

分-总：当各个通道结束计算后，将各个通道的计算结果进行累加，形成高分辨率的成像。

雷达装置每个通道的采样率是一样的，因此计算的数据量也是相同，对于每个基本任务的计算过程是相同的，最后累加的通信方式也是一致的。

基本任务之间不受彼此影响，因此各基本任务是同时并行执行的，通信的操作也可以是并行执行的,而且将通信的开销降到最低。

3) 聚合。

TI公司的多核处理器拥有8个内核，假如要处理8个通道的数据，可将每个通道的数据对应一个核处理器，这样不仅每个核的任务相同，而且与外界数据的通信也大致相同，这样可以有很好的程序移植性，为以后的工作提供了方便。

若处理的通道数有所增加，依据相似的道理，根据通道数的变化将部分通道进行结合，交给一个核处理器进行执行，一般情况下是采取均分的措施。

4) 映射。

映射是将每个任务映射到某个具体的处理器上。

不仅要考虑负载均衡问题，又要解决任务调度的问题。

映射的总目标就是尽可能地减少算法的执行时间。

当整个的算法任务在各处理器之间分配均匀时，处理器的效率最高。

任务分块刚好与选择的处理器的核数一致，因此将基本任务分配到每个处理器核即可。

由此可以将每个通道的计算划分为一个任务组，并且分配到处理器来并行处理。

本实验设计实际实验场景雷达的阵列数为8，即公式(6)中n为8。

每个通道接收到的信号数据量为4 096个样本，因此成像计算数4 096×8。

为实现BP成像实时处理，针对BP成像算法的计算特点，将8个通道雷达采样数据平均分配给8个核，即每个核处理一个通道的数据(4 096个样本)，将成像算法的最后一步叠加运算交给一个核(Core0)进行运算，这样既充分利用了多核的多任务性，又提高了成像的计算效率。

2 超宽带穿墙雷达成像的实现方法2.1 程序并行设计在多核处理器中，任务相互独立的运行，各核之间不进行干扰，可以将处理核的性能发挥到最大，使得执行效率更高。

适用于多核DSP并行处理模型主要分为主从模型(master/slave model)和数据流模型(data flow model)2种。

1)主从模型。

主从模型(图4)是一种集中控制，分布执行的模型。

主核控制从核执行任务，并负责I/O接口数据的输入输出。

主核可以访问系统的所有资源，并与从核进行频繁的通信，从核运行各自的任务程序，从核之间相互独立。

适应于数据量较大的算法实现应用。

图4 主从模型Fig.4 Master-slave model2)数据流模型。

数据流模型(图5)是一种分布式控制。

每个核使用不同的算法程序，将结果传递到下一个处理核进行下一步的数据处理。

适用于算法复杂且彼此之间依赖性很强的应用。

因为雷达成像算法的并行任务设计，选择主从模型。

主从模式的难点在于各个单核任务执行的均衡性，也就是说当每个核处理任务的时间相同，这样才能达到整个芯片性能的高度发挥。

将成像算法任务分配到各个DSP核并行执行，每一核处理的数据量是均等的，也就是说在主核完成基本的初始化后，各核处理任务的时间基本相同，而且处理任务之间相互独立，因此可以高效利用8核共同完成成像算法。

图5 数据流模型Fig.5 Data flow model各核任务的具体分配如下：Core0作为主控核，主要完成初始化工作、任务的创建分配调度，以及控制接口I/O的操作，包括接收前端传递的数据，并将处理好的数据进行整合输出到系统后端做处理。

Core1-Core7接受到数据后执行算法程序，并将结果传输给Core0。

2.2 核间通信中断核与核之间的通信要求作为多核软件设计流程的重要内容，核间通信机制IPC(Inter processor communication)作为多核之间的通信机制[7]，专门用作核与核之间的数据通信和状态同步等操作。