实验三 用原理图输入法设计8位全加器
8位加法器设计
目录第1章概述 (1)第2章设计总体思路 (3)第3章单元电路设计 (5)3.1 八位二进制加法器 (5)3.2 译码显示电路 (8)第4章波形仿真结果分析 (11)第5章安装调试步骤 (12)第6章故障分析与改进 (13)第7章心得体会 (14)参考文献 (15)附录：整体电路图 (16)第1章概述随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、自动控制及计算机应用等领域的重要性突出。
随着技术市场与人才市场对EDA的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。
因此学好EDA技术对我们有很大的益处。
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
VHDL系统优势：（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。
强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。
EDA技术实用教程 设计8位全加器
END IF;
END PROCESS;
END BHV;
4. h_adder
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT ( a , b : IN STD_LOGIC ;
co, so : OUT STD_LOGIC );
component or2a
PORT ( a , b : IN STD_LOGIC ;
c : OUT STDຫໍສະໝຸດ LOGIC );END component ;
component CNT4
PORT ( CLK : IN BIT ;
Q : BUFFER INTEGER RANGE 7 DOWNTO 0);
END component ;
signal d,e,f : std_logic;
begin
u1:h_adder port map (a=>ain, b=>bin, co=>d,so=>e);
u2:h_adder port map (a=>e, b=>cin, co=>f,so=>sum);
u3:or2aport map (a=>d, b=>f, c=>cout);
ENTITY E_adder IS
PORT ( CLK1,LOAD1: IN STD_LOGIC ;
A :IN STD_LOGIC_VECTOR(7 DOWNTO 0):="00000000";
B :IN STD_LOGIC_VECTOR(7 DOWNTO 0);
COUNTOUT,E : OUT STD_LOGIC );
实验1 原理图输入设计8位全加器
实验1 原理图输入设计8位全加器11电子2班 邓嘉明 学号：201124121228实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程 实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）八位全加器设计步骤：实验内容：一、一位半加器（1）原理图设计：如图1-1图1-1一位半加器原理图（2）综合一位半加器综合报告：如图1-2图1-2 一位半加器综合报告图流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真半加器功能仿真波形图：如图1-3图1-3半加器波形仿真图半加器理论的结果：如表1-1结论：图所以波形图仿真时成功的。
（4）时序仿真半加器时序仿真波形图：如图1-4图1-4 半加器时序仿真波形图结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图1-5注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-5 半加器时序仿真延时情况（5）封装一位半加器的封装：如图1-6图1-6 一位半加器封装二、一位全加器（1）一位全加器原理图设计：如图2-1图2-1 一位全加器原理图（2）综合一位全加器综合报告：如图2-2图2-2 一位全加器综合报告（3）功能仿真一位全加器功能仿真波形图：如图2-3果，所以波形图仿真时成功的。
（4）时序仿真一位全加器时序仿真波形图：如图2-4图2-4 一位全加器时序仿真波形图结论:一位全加器时序仿真结果没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图2-5图2-5 一位全加器时序仿真延时情况（5）封装一位全加器封装：如图2-6图2-6 一位全加器封装三、八位全加器（1）原理图设计一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
8位加法器设计程序过程
8位加法器设计程序过程实验 8位加法器设计一、实验目的熟悉利用QuartusⅡ的图形编辑输入法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的流程。
二、实验仪器与器材计算机1台，GW48-PK2S实验箱1台，QuartusⅡ6.0 1套。
三、实验内容1. 基本命题利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成8位加法器。
2. 扩展命题利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成8位加法器。
通过时序仿真，比较两种加法器的性能。
四、实验设计思路按照如图2-1，2-2，2-3设计半加器、全加器、串行级联加法器① 设计半加器图2-1半加器设计图② 设计全加器图2-2全加加器设计图③ 设计串行级联8位加法器图2-3串行级联8位加法器设计图④ 仿真波形图对以上的串行级联加法器进行仿真。
设置时钟频率为/1/10ns。
每20ns对a,b输入口进行+2操作。
所得结果见图2-8。
由图可知延时大约为14ns。
图2-4串行级联加法器仿真波形图对以上的串行级联加法器进行仿真。
设置时钟频率为/2.0us。
每10us对a,b输入口进行+2操作。
所得结果见图2-4。
由图可知延时大约为10us。
五、实验要求将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。
六、实验思考题（1）与单一设计文件比较，实现层次化设计应注意哪些问题？答：实现层次化设计需要注意的是：假设B设计中引用A设计，那么需要将A设计的工程文件放在B设计的工程文件中，另外，B设计的工程必须要以B的实体名称对应，不然仿真的时候会出错。
（2）比较图形编辑和文本编辑两种8位二进制加法器的性能，分析它们的主要异同点。
以下是文本编辑的参考程序。
1） 4位二进制数加法器ADDER4B的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT ( CIN4 : IN STD_LOGIC;A4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT4 : OUT STD_LOGIC);END ADDER4B;ARCHITECTURE behav OF ADDER4B ISSIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL AA,BB : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINAA<='0'&A4;BB<='0'&B4;SINT <= AA + BB + CIN4;S4 <= SINT(3 DOWNTO 0);COUT4 <= SINT(4);END behav;图2-9ADDER4B仿真波形图对以上的ADDER8B进行仿真。
实验八全加器的设计分析实验报告
实验八全加器的设计分析实验报告姓名：孙时佳学号：3110102935 专业：计算机科学与技术课程名称：逻辑与计算机设计基础实验同组学生姓名：无实验时间：2012-11-6 实验地点：紫金港东4-509 指导老师：蒋方炎一、实验目的和要求1．掌握一位全加器的工作原理和逻辑功能2.掌握串行进位加法器的工作原理和进位延迟3.掌握超前进位的工作原理4.掌握减法器的实现原理5.了解加法器在CPU中的地位6.掌握FPGA开发平台进行简单的I/O数据交互二、实验内容和原理实验内容：1.实现16位加减器的调试仿真2. 16位计算器设计实验原理：2.1 一位全加器（FA）全加器是一个能对一位二进制数及来自低位的进位进行相加，产生本位和及向高位进位的逻辑电路。
该电路有3个输入变量，分别是2个加数Ai 和Bi，低位进位输入Ci ，2个输出变量，分别是全加和Si，进位输出Ci+1。
一位全加器的逻辑表达式：Si = Ai⊕Bi⊕Ci 、Ci+1=Ai Bi+BiCi+CiAi图表1：一位全加器真值表由一位全加器的输入输出关系，得到电路图:2.2多位串行进位全加器多位全加器可由一位全加器将进位串接构成。
高位进位生成速度慢，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，所以位数越多时间越长。
module adder_8bits(A, B, Ci, S, Co);// port and variable declarationadder_1bit A1_1(A[1], B[1], Ci,A1_2(A[2], B[2], Ctemp[1],A1_3(A[3], B[3], Ctemp[2],A1_4(A[4], B[4], Ctemp[3],A1_5(A[5], B[5], Ctemp[4],A1_6(A[6], B[6], Ctemp[5],A1_7(A[7], B[7], Ctemp[6],A1_8(A[8], B[8], Ctemp[7],endmodulemodule adder_32bits(A, B, Ci, S, Co);// port and variable declarationadder_8bits A8_1(A[ 8: 1], B[ 8: 1], Ci,A8_2(A[16: 9], B[16: 9], Ctemp[1],A8_3(A[24:17], B[24:17], Ctemp[2],A8_4(A[32:25], B[32:25], Ctemp[3],endmodule图表3多位串行进位全加器示意图及代码2.3多位串行进位全减器原理：•用负数补码加法实现，减数当作负数求补码• 共用加法器• 用“异或”门控制求反，最低进位位加一图表4 多位串行进位全减器电路图Ctr为0时，S[7 : 0] = A[7 : 0] + B[7 : 0]，做加法Ctr为1时，S[7 : 0] = A[7 : 0] - B[7 : 0]= A[7 : 0] + B[7 : 0] + 1 ，做减法图表5 全减器代码Ctr＝0，做加法Ctr＝1，做减法，同时C0＝12.4 超前进位加法器•超前进位加法器用当前输入直接产生进位输出• 对于给定的第i 位全加器，其进位有如下规律：a)当Ai=Bi=1时，无论是否有进位输入，都有进位产生，即Ci+1=1。
8位串行全加器设计
8位串行全加器设计串行全加器是一种基本的数字电路，用于实现两个二进制数的加法运算。
它可以将两个数位相同的二进制数相加，并将其和以及进位输出。
本文将详细介绍如何设计一个8位串行全加器。
首先，我们需要了解全加器的功能。
全加器由两个输入和两个输出组成。
输入包括两个要相加的二进制数位以及前一位的进位（Carry In），输出包括当前位的和（Sum）和当前位的进位（Carry Out）。
设计一个8位串行全加器时，我们需要将8个全加器连接在一起。
每个全加器的输入为两个二进制数位和前一位的进位，输出为当前位的和和当前位的进位。
具体设计步骤如下：1.首先，我们需要设计一个单个全加器电路。
全加器电路可以通过将两个半加器连在一起来实现。
半加器接收两个输入，并输出当前位的和和当前位的进位。
2.设计一个半加器电路。
半加器电路由两个输入和两个输出组成。
输入包括两个要相加的二进制数位，输出包括当前位的和和当前位的进位。
3.实现半加器电路的真值表。
半加器的真值表如下：输入A，输入B，输出S，进位--------，--------，--------，-------0，0，0，0，1，1，1，0，1，1，1，0，根据真值表可知，半加器的和输出为输入A和输入B的异或运算结果，进位输出为输入A和输入B的与运算结果。
4.通过使用逻辑门来实现半加器电路。
可以使用异或门实现和输出，使用与门实现进位输出。
5.设计一个完整的全加器电路。
一个全加器电路由一个半加器和一个或门构成。
半加器负责计算两个输入位的和和进位，而或门负责计算前一位的进位和当前位的进位的和。
全加器电路的输入为两个要相加的二进制数位和前一位的进位，输出为当前位的和和当前位的进位。
6.将8个全加器连在一起。
将第一个全加器的输入连接到待相加的两个8位二进制数的最低位和前一位的进位，将第二个全加器的输入连接到待相加的两个8位二进制数的次低位和第一个全加器的进位，以此类推。
最后一个全加器的输出即为所求的和。
EDA技术》实验报告8位二进制加法器设计
EDA 技术》实验报告实验名称：8 位二进制全加器设计姓名：班级：学号：实验日期：2010-3-29指导教师：、实验设计要求以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件,并讨论此加法器的电路特性。
、设计原理电路功能描述定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN, 是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。
CIN是输入的进位，数据类型IN STD_LOGIC ;输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。
三、实验程序程序：一位二进制全加器设计顶层描述功能：程序功能简介程序: 位并行二进制全加器顶层文件功能：程序功能简介四、编译及仿真结果 选用器件型号cyclone编译后使用器件资源情况、引脚配置情况（硬件实验） Flev Si^t-uE^@x sful — M on 12 29 21:22:33 2010 II Version5.1 Build ne 10/26/2005 SJ Full Version Revi si on. Ifame h aiderT 四一Ent i ty IhmtF .ADDERSF wnilyCycl on! Devi eeEP1C6G240C6 Tinni ns ModelsFiMl timing requiremerLisZ Tiotal logic elefTkents16 / 5,900 ( < 1怕) T^tal pins26/185 C 14 $ \ Total virtual pinsaTotil wy bitia f 92,100 ( 0 % ) Total PLLs 0 / 2〔 D % ) 仿真结果显示：该 设计是成功的。
输入的进位也要加上去。
0---255 全加器的COUNT 没有进位，而当加至U 256，COUNT=1SUM 输出0. 五、总结.1编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同 一文件夹中，而这一步没做。
8位全加器 课程设计
硬件技术课程设计课题名称 8位全加器的设计与实现组名组员班级1201专业计算机科学与技术指导教师计算机学院2014年12 月目录一、设计目的 (1)二、设计内容 (1)三、实验原理图 (1)半加器原理图 (1)1位全加器原理图 (1)4位全加器原理图 (2)8位全加器原理图 (2)锁引脚图 (3)四、设计与说明 (3)五、时序仿真 (4)六、实验步骤 (5)七、设计总结 (8)八、参考文献 (8)8位全加器的设计与实现一、设计目的1、掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。
2、进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。
3、掌握8位全加器原理图输入设计的基本方法及过程。
二、设计内容一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。
而一个1位全加器则可由实验一包装元件入库得到。
三、实验原理图半加器原理图：1位全加器原理图：1 /84位全加器原理图：8位全加器原理图：2 / 8锁引脚原理图：四、设计与说明8位全加器可由2个4位的全加器串联组成，因此，先由一个半加器构成一个全加器，再由4个1位全加器构成一个4位全加器并封装成元器件。
加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接最高位的输出即为两数之和。
最后一个Cout输出进位，D8显示。
3 / 8五、时序仿真1、建立波形文件。
为此设计建立一个波形测试文件。
选择File项及其New,再选择右侧New窗中的vector Waveform file项，打开波形编辑窗。
2、输入信号节点。
在波形编辑窗的左方双击鼠标，在出现的窗口中选择Node finder，在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以利用中间的“=>”键将需要观察的信号选到右栏中。
应用原理图方法设计八位二进制加法器
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§3.2 完成工作任务的引导
五、检查
QuartusⅡ 6.0软件的编译工具，主要是检查原理图或程序语法上 是否有错误，但不能验证逻辑关系是否有错误，验证所设计的电路是 否符合设计的要求，需要利用仿真工具进行波形仿真。下面对八位二 进制加法器的各个底层模块和顶层模块进行仿真，以验证所设计的原 理图逻辑上是否符合设计的要求。
二、任务的背景
加法器是数字系统中的基本逻辑器件，也是最基本的数字算法 ，无论乘法、减法、除法或FFT运算最终也要分解为加法运算。因 此，加法器的设计是一个最基础的设计之一。
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§3.2 完成工作任务的引导
一、资讯
为了完成八位二进制加法器的设计，首先要进行以下几点的准备工
作:
1.了解加法器及相关基本知识
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第3章 应用原理图方法设计 八位二进制加法器
§3.1 工作任务的陈述与背景 §3.2 完成工作任务的引导 §3.3 相关技术基本知识与基本技能 §3.4 本章小结
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§3.1 工作任务的陈述与背景
一、任务的陈述
设计一个八位二进制加法器:要求在Quartus II 6.0软件的工 作平台上用原理图的设计方式和层次化设计的方法设计出一个八位 二进制加法器，并通过编译及时序仿真检查设计结果。
根据上节中的知识，制订设计方案如图3-1所示。
三、决策
从方案上看，设计方案至少有3种，下面来对这3种方案进行分析:
八位加法器设计实验报告
八位加法器设计实验报告实验名称：八位加法器设计实验一、实验目的：1.了解数字电路中加法器的基本原理。
2.学习八位加法器的设计和实现方法。
3.掌握八位加法器的工作过程和输出结果。
二、实验器材：数字电路实验箱、电源线、逻辑门芯片（2个8位加法器芯片、1个与门芯片、1个或门芯片）、导线、电压表，显示器。
三、实验原理：四、具体步骤：1.搭建实验电路。
将两个8位加法器芯片、一个与门芯片、一个或门芯片分别插入数字实验箱中，并使用导线连接它们。
将A和B分别连接到8位加法器芯片的A和B输入端，将进位输入端Cin接地。
然后将两个八位加法器芯片的S0-S7依次连接到特定点，作为低位数；再将与门芯片的S仅连接到A口或B口上的特定点，或门芯片的S仅连接到A口上的特定点；然后将A、B、Cin的高位输入引脚接到与门芯片的输入端上；最后将八位加法器芯片的Cout引脚接到特定点，作为进位输出；将与门芯片和或门芯片的输出引脚接到显示器上。
2.进行实验。
给定任意两个8位操作数A和B，将它们输入到加法器中，并设置进位输入端Cin为0。
观察显示器上的运算结果。
3.分析实验结果。
根据实验数据和观察结果，分析八位加法器的工作过程和输出结果，研究其工作原理。
5.总结实验。
根据实验结果和分析，总结设计和实现八位加法器的方法，并讨论可能存在的问题和改进方法。
五、注意事项：1.在搭建实验电路之前，仔细检查电路连接是否准确、导线是否插紧。
2.在实验过程中，注意实验安全，注意观察显示器上的运算结果，及时记录实验数据。
3.实验结束后，将电源关闭，清理整理实验场地，将实验器材归位。
六、实验结果：S0=1，S1=1，S2=0，S3=0，S4=0，S5=0，S6=1，S7=1，Cout=1七、实验总结：通过本次实验，我学习了数字电路中加法器的基本原理，掌握了八位加法器的设计和实现方法，了解了八位加法器的工作过程和输出结果。
我通过实际搭建电路、输入操作数并设置进位输入，观察了八位加法器的运算结果，并根据实验结果进行了分析和总结。
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实验三 用原理图输入法设计8位全加器
1、实验目的：
学习利用原理图输入法设计简单组合电路，掌握层次化设计的方法，掌握用原理图进行
设计的整体流程。
2、实验内容：
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将
低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。
利用QuartusII完成1位全加器文本编辑输入设计，并以此为依据，再利用原理图输入
法设计8位全加器，得出仿真输出波形，并进行硬件引脚锁定，在实验系统上进行硬件测试，
验证其硬件实现功能。
3、主要仪器设备：EDA实验箱、QuartusII软件和计算机。
4、实验内容及过程：
在E:/EDA/下建立一个新的文件夹为ADDER8。
本设计的思路是先设计1个1位半加器，因此建立新建文件夹E:/EDA/ ADDER8/h_adder；
要利用1位的半加器构造1位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/f_adder；要利
用1位的全加器构造8位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/adder8；
(1)、用原理图输入法构造1位半加器
打开QuartusII软件，选择新建一个原理图文件，进入原理图编辑窗。在空白编辑窗的
地方电击鼠标右键，选择加入模块。
此图电击OK，为加入输入引脚。以同样的方法加入其它模块，如下图所示。
对其连线。连线时注意，若信号为1位，则用导线进行连接，若信号为多位，则用总线
进行连接。注意连线时，最后连好的线平滑，无x等标识方能表明线正确连接。
连好后更改输入输出引脚。
保存到E:/EDA/ ADDER8/h_adder路径下，文件名为h_adder。建立相应的工程文件，
并编译。编译成功后转换为原理图模块。
(2)、用原理图输入法构造1位全加器
把1位半加器的模块和原理图
拷入文件夹E:/EDA/ ADDER8/f_adder。用两个1位半加器构造1位全加器，以同样的步骤
和方式建立1位全加器的原理图，如下图所示。加入半加器时，点击NAME下方空白框右边
的浏览，找到E:/EDA/ ADDER8/f_adder里的h_adder模块加入，注意路径位置。
连线正确后，修改相应的引脚，最后保存到E:/EDA/ ADDER8/f_adder路径下文件名为
f_adder。建立其工程文件，因为此文件用到1位半加器，建立工程文件时注意要把1位半
加器的原理图加入工程，编译才能通过。编译通过后转换为模块。
(3)、用原理图输入法构造8位全加器
把1位半加器和1位全加器的原理图和模块共四个文件拷入E:/EDA/ ADDER8/adder8，
用1个1 位半加器和7个1位全加器构造8位全加器。
调入1位半加器和1位全加器的模块，连线构成如下图所示的8位全加器的原理图。并
更改相应的输入输出引脚。其中a7a6a5a4a3a2a1a0为加数，b7b6b5b4b3b2b1b0为被加数，
输出的和为num7..num0，输出的进位为count。
原理图建好后保存为E:/EDA/ ADDER8/adder8路径下的adder8，并建立相应的工程文
件，因为此文件用到1位半加器和1位全加器，建立工程文件时注意要把1位半加器和1
位全加器的原理图加入工程，编译才能通过。
编译通过后，进行引脚锁定。选取模式1的电路实现此功能。键2、键1输入8位加数；
键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。查出对应的PIO口和
对应芯片的引脚。保存引脚信息后重新编译，把引脚信息加入工程。
连好实验箱，打开电源，下载到实验箱上。选择实验箱上的模式1，从键2、键1输入
加数，从数码管2、1上可看到相应的输入；从键4、键3输入被加数，从数码管4、3上可
看到相应的输入；从数码管6、5上可看到两数相加后的和，从D8显示进位情况。