高性能维特比在卫星导航接收机中FPGA实现

高性能维特比在卫星导航接收机中FPGA实现摘要：卫星定位接收机中卷积码译码即维特比译码器，在处理器中面临占有资源较多、处理时间过长等问题，为了减少处理器资源的占用和提高处理速度，采用并行加比选蝶形单元的的方法，在fpga平台上用硬件描述语言设计一种高性能维特比译码器，作为gps l2频点和galileo e1频点接收机的通用译码器，在gps和galileo接收机上运用，大大减少资源使用，提高接收机的处理速度。

关键词：viterbi译码器； gps /galileo接收机；卷积码; fpga 引言在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要在信道编码中采用纠错码来降低信号受噪声的影响，以降低传输的误码率。

卷积码及其viterbi译码是常用的信道编码方案［1 3］。

卷积码在gnss接收机中得到应用，其中约束长度k=7，码率为1/2 的卷积码已经成为商业卫星通信系统中的标准编码方法。

在卫星定位系统中，gps l2频点和galileo e1的电文均采用卷积码编码，目前在定位接收机中用软件进行viterbi译码较多，为了提高处理速度通用性，本文设计一种基于fpga的通用高速viterbi 译码器，能作为gps l2和galileo e1的电文的译码器，大大减少资源使用，提高接收机的处理速度和减少软件复杂度，从而节约处理器的资源。

1卷积编码及viterbi算法基本原理卷积码包含由k个寄存器组（每组包括k个比特，k通常取1）构成的移位寄存器和n个模2加法器，其中k是约束长度，编码器的输出由当前输入数据和寄存器组中的数据共同决定。

对于gps l2 和galileo e1均为(2，1，7)卷积码，其生成多项式为g=(171，133)，电路图如图1所示。

(2，1，7) 卷积码编码器由6个延时器（图1中的q-1模块，可用寄存器实现）和两个模2加法器组成，它的编码约束度为7，码率为1/2，即输入端输入1 b信息，输出端输出2 b编码信息，并分为上、下两路并行输出［4］。

图1（171，133）卷积码生成电路对信号进行卷积编码后，通常采用viterbi算法(va)译码。

viterbi算法是对于卷积码的最大似然译码，即利用概率译码。

1967年viterbi第一个提出了这个算法，forney对这种算法及其性能做了可读强、见解深刻的描述［1］。

最大似然译码函数,就是在已知收到的信道输出序列，找到最有可能的传输序列，即通过网格图找出一条路径对应，要求路径输出的码序列具有对数最大值。

对于二进制对称信道来说，函数的最大化等价于在网格图中找到与接收序列之间有最小汉明距离的路径［5］。

viterbi算法是通过动态规划的方法找出网格图中具有最大度量的最大似然路径，即局部最优等效全局最优。

在每一步中，它将进入每一状态的所有路径进行比较，并存储具有最大度量值的路径，即幸存路径，步骤为［4］：（1）从时刻l=m开始，计算进入某一状态的单个路径的部分度量值，并存储每一状态的幸存路径及其度量值。

（2） l增加1，l=m+1，将进入某一状态的分支度量值与前一段时间的幸存度量值累加，然后计算进入该状态的所有最大度量的路径，决定并存储新的幸存路径及度量，并删除所有其他路径。

（3）若l<l+m，重复步骤(2)，否则结束。

该算法主要包括两个工作：计算度量并比较，其决定幸存路径；另一个是记录幸存路径及其相关的度量值。

2基于硬件描述语言的viterbi算法viterbi算法一般采用回溯法和寄存器交换法。

为了减少控制的复杂度，本文采用回溯法，译码器由分支度量（bmu）、加比选（acs）蝶形运算、存储单元、回溯（tb）单元4个基本部分组成［6］，见图2。

图2viterbi译码器基本结构利用二元卷积来说明va译码过程如图3所示。

图3(2，1，3) 卷积码生成电路图图4为用实线表示输入为0时走的分支，虚线表示输入为1走的分支，任意给定一个序列，在网格图中就有一个特定路径，图4中， u=（1011100），输出的编码为c= {11_10_00_01_10_01_11}。

图4二元（2，1，3）卷积码网格图2.1分支度量单元路径度量单元是计算实际接收到的码元与期望码元之间的差别。

g1与g1比较，g2与g2比较，若接收信号为0，期望值为0时，度量值为0，期望值为1时，度量值为1；若接收信号为1，期望值为0时，度量值为1，期望值为1时，度量值为0。

两个比较结果和作为最终度量结果输出。

按此规律计算当前状态下进入下一个状态的度量值。

2.2加比选蝶形单元加比选（acs）单元是完成幸存路径的延伸和判决向量的生成，计算过程包括度量值的累加、比较、选择路径操作［7］。

对(2，1，3)卷积码而言，共4个状态，组成2个蝶形运算单元；而（2，1，7）卷积码则64个状态，组成32个蝶形单元。

在k=7的卷积码中，有64个状态的路径，所以根据待译码的长度，适当增加累加值的位宽，防止度量值溢出。

2.3幸存路径存储单元幸存路径存储是用来存储每次蝶形运算完成单元后所选择的路径，存储单元的大小为译码深度乘以状态个数。

对每一个加比选过程的存储，实际就是对幸存路径的存储。

2.4回溯单元由va算法可知，在网格图上经过大约5倍的约束长度之后，所有幸存路径将汇聚到一起。

因此选择合适的回溯长度l，并从任一条路径开始（比如0状态）开始回溯，当回溯到l个节点时开始输出译码比特。

3gps l2和galileo e1接收机的高性能viterbi译码具体模块设计根据gps和galileo的接口文件，l2频点电文采用（2，1，7）卷积码的形式，码多项式为（171，133）o，且与galileo e1的卷积码格式相同， galileo采用分段卷积的形式，参与卷积的为每页中不包含同步头的部分，即120位进行卷积。

为了能同时作为gps 和galileo 的译码器，设计译码深度为120的译码器。

接收机的viterbi译码模块包括：地址译码模块、数据加载模块、viterbi译码模块、输出控制模块。

为了提高译码器的性能，viterbi 译码模块的加比选蝶形单元采用32个并行结构，提高运算速度。

图5gps/galileo接收机viterbi译码模块结构3.1地址译码及数据加载地址译码包括总线读写译码，由于viterbi模块作为一个独立模块，内部地址采用自己的译码设计。

深度为120的viterbi译码器，需要输入240个卷积码，对于总线32位cpu，需要8次写入完成数据输入。

最少需要8个地址单元，viterbi译码输出最少需要4个地址单元，译码状态中断输出，状态位清除，即整个译码器模块需要14个地址单元。

地址线需要4根即可。

地址译码电路采用组合逻辑设计。

译码状态中断输出、状态位清零采用不同时钟域同步。

数据加载模块是加载寄存器内数据，然后按照顺序，1次按2位串行输出。

3.2viterbi译码模块viterbi译码模块采用的译码深度为120的（171，133）o译码设计，译码器结构如图6所示，由译码控制单元、度量值计算单元、蝶形运算、幸存路径存储、回溯输出单元构成。

图6基于fpga的viterbi译码器结构（1）蝶形运算单元。

按照（2，1，7），多项式为（171，133）卷积码特点，基本蝶形单元分布见图7。

对于约束长度为7的卷积码，共计64个状态，形成32个基2的蝶形运算单元见图8。

图7蝶形单元分布示意图图8基二蝶形单元蝶形单元的输入信号为上次的度量和，与接收码本蝶形单元中理论输出码的码距度量，如图9所示。

图9蝶形运算单元网表输出信号为幸存路径、度量值和，选择输出为1，不选输出为0，如表1所示。

表1蝶形单元输入输出信号输入输出信号名称含义inputdin_a加比选后的值，与期望值的码距inputdin_b加比选后的值，与期望值的码距inputgama_a度量值的和inputgama_b度量值的和outputgama_outa,输出度量值的和outputgama_outb输出度量值的和output sela_1幸存路径选择outputselb_1幸存路径选择（2）幸存路径存储。

经过蝶形单元运算的输出，幸存路径，64个状态，幸存路径为64位，表示该状态有或无，每进行一次蝶形运算，存入一个64位路径信息，存储器的写入控制信号和地址信息由状态控制单元发出，存储空间为120×64 b。

（3）回溯及输出。

回溯过程即从地址最后向前一次读取幸存路径的值，得出译码电文。

如图10所示。

图10回溯及译码输出结构示意图（4）状态控制单元。

状态控制单元是对整个译码过程的控制，复位后，系统处在空状态，收到输入的待译数据后，进入加比选状态，按照数据流顺序进行加比选蝶形运算操作，进入到译码深度的长度的加比选后，转入译码回溯输出单元，从最后一个回溯到第一个时，即完成回溯，同时输出译码电文和译码完成中断，系统再次进入等待状态，如图11所示。

图11译码状态控制状态图4仿真及接收机测试结果gps/galileo接收机通用的viterbi译码器设计通过modelsim仿真，能够得出正确译码结果［89］，编码后在240个码序列的228之前加入1位或2位错误码，均能正确纠错，得到正确的译码结果。

译码延时260个时钟周期。

最大译码数据吞吐率达240×(150×1 000 000/260)=138 mb/s。

如图12所示。

图12viterbi译码器仿真结果译码模块在altera stratix ⅱ系列ep2s180f1020i4 fpga平台上，利用quartus ⅱ8.0进行综合和时序分析，最大速度可以达到150 mhz，资源使用量为：aluts占用2 679，logic registers 占用1 465，与文献［4］相比，资源消耗大大减少。

如图13，图14所示。

图13viterbi译码器时序分析图5结语本文所述基于fpga的viterbi译码器用于gps/galile o接收机，能对gps l2和galileo的电文进行译码，纠错能力达到预期效果，fpga资源使用量较低，主时钟速度最大可达到150 mhz，译码处理延时达260个时钟周期，译码深度为120，最大译码数据吞吐率达138 mb/s，完全满足gps/galileo接收机电文接收译码速度要求。

图14viterbi译码器资源使用情况参考文献［1］傅民仓,冯立杰,李文波.基于fpga 的高速viterbi 译码器优化设计和实现［j］.现代电子技术,2006,29(7):5254.［2］关红波.用于gps接收端的viterbi译码器的asic设计\[d\].成都:电子科技大学,2003.［3］蔡志龙，冯文江，杨洋.一种基于fpga的viterbi 译码器优化算法［j］.现代电子技术,2008,31(17):105107.［4］邱磊,张岩.基于fpga 的高性能viterbi 译码器的设计［j］.微电子学与计算机,2010,27(7):246249.［5］peterson r l, ziemer r e, borth d e.扩频通信导论［m］.北京：电子工业出版社,2006.［6］韩可，邓中亮，施乐宁.(2,1,7)卷积码viterbi 译码器fpga实现方案［j］.现代电子技术,2007,30(15):9096.［7］牛晨曦，张辉.一种基于fpga的viterbi 译码器［j］.现代电子技术,2005,28(3):5657.［8］王连成.基于fpga的viterbi 译码器设计［j］.电子元器件应用,2010,12(5):3940.［9］侯晓凡.(2,1,9)软判决viterbi 译码器的设计与fpga实现\[d\].北京:北京邮电大学,2008.［10］田耕，徐文波，张延伟,等.无线通信fpga设计［m］.北京:电子工业出版社,2008.。