数字逻辑电路基本设计方法
数字电路课程设计指导书_2010级
数字逻辑电路课程设计2012.2.13~2012.2.17南京师范大学计算机学院2011．12《数字逻辑电路》课程设计指导书一、课程设计目的课程设计作为数字逻辑电路课程体系的重要组成部分，目的是使学生进一步理解课程内容，基本掌握数字系统设计和调试的方法，增加集成电路应用知识，培养学生实际动手能力以及分析、解决问题的能力。
按照本学科教学培养计划要求，在学完专业基础课电路与电子技术和数字逻辑电路课程后，应进行课程设计，其目的是使学生更好地巩固和加深对基础知识的理解，学会设计中小型数字系统的方法，独立完成调试过程，增强学生理论联系实际的能力，提高学生电路分析和设计能力。
通过实践教学引导学生在理论指导下有所创新，为专业课的学习和日后工程实践奠定基础。
二、课程设计内容与要求1．教学基本要求要求学生独立完成选题设计，掌握数字系统设计方法；完成系统的组装配及调试工作；在课程设计中要注重培养工程质量意识，并写出课程设计报告。
教师应事先准备好课程设计任务书、指导学生查阅有关资料，安排适当的时间进行答疑，帮助学生解决课程设计过程中的问题。
2．能力培养要求2.1．通过查阅手册和有关文献资料培养学生独立分析和解决实际问题的能力。
2.2．通过实际电路方案的分析比较、设计计算、元件选取、组装调试等环节，掌握简单实用电路的分析方法和工程设计方法。
2.3．掌握常用仪器设备的使用方法，学会简单的实验调试，提高动手能力。
2.4. 综合应用课程中学到的理论知识去独立完成一个设计任务（可自拟创新课题）。
2.5 培养严肃认真的工作作风和严谨的科学态度。
三、课程设计报告的基本格式课程设计报告要给出结构框图，对总体设计思想进行阐述，井给出每个单元逻辑电路且论述其工作原理，文字说明部分要求内容完整，言简意赅，书写工整。
电路图规范、逻辑关系正确，表达完整清楚。
其基本内容与要求如下：1．总体设计思想。
根据功能要求确定整个电路的组成以及各单元电路完成的功能。
0级《数字逻辑电路》实验指导书 1
课程名称：数字逻辑电路实验指导书课时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1－1所示。
识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一般排在左上端，接地一脚（在左上角）。
在标准形TTL集成电路中，电源端VCC，7脚为GND。
若集端GND一般排在右下端。
如74LS20为14脚芯片，14脚为VCC成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。
二、TTL集成电路使用规则1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法(1)悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（也可以串入一只1～10KΩ的固定电阻）或接至某一固定(2)直接接电源电压VCC电压(＋2.4≤V≤4.5V)的电源上，或与输入端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R ≤680Ω时，输入端相当于逻辑“0”；当R≥4.7KΩ时，输入端相当于逻辑“1”。
对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。
否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后，一般取R＝3～5.1K 级电路获得较高的输出电平，允许输出端通过电阻R接至VccΩ。
数字电路(复习)
②C＝1、C＝0，即C端为高电平（+VDD）、C端为低电平（0V） 时，TN和TP都具备了导通条件，输入和输出之间相当于开关接通 一样，uO＝uI 。
2．三态门电路的输出有高阻态、高电平和低电平3种状态
• 三态门逻辑符号控制端电平的约定
A
1
Y
EN
EN
（a）控制端低电平有效
控制端加低电平信号时，三 态门处于工作状态，Y＝A， 加高电平信号时禁止，Y＝Z
加法器
能对两个1位二进制数进行相加而求得和及进位的逻辑电 路称为半加器。 能对两个1位二进制数进行相加并考虑低位来的进位，即 相当于3个1位二进制数的相加，求得和及进位的逻辑电路称 为全加器。 实现多位二进制数相加的电路称为加法器。按照进位方 式的不同，加法器分为串行进位加法器和超前进位加法器两 种。串行进位加法器电路简单、但速度较慢，超前进位加法 器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计 代码转换电路、二进制减法器和十进制加法器等。
数据分配器
数据分配器的逻辑功能是将1个输入数据传送到 多个输出端中的1个输出端，具体传送到哪一个输出 端，也是由一组选择控制（地址）信号确定。 数据分配器就是带选通控制端即使能端的二进 制译码器。只要在使用中，把二进制译码器的选通 控制端当作数据输入端，二进制代码输入端当作选 择控制端就可以了。 数据分配器经常和数据选择器一起构成数据传 送系统。其主要特点是可以用很少几根线实现多路 数字信息的分时传送。
八进制数
0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17
十六进制数
0 1 2 3 4 5 6 7 8 9 A B C D E F
门电路 国标符号 曾用符号 美国符号 表达式
数字逻辑电路课程课程设计--简易加减计算器
摘要本次课程设计的任务是设计一个具有加减运算功能的简易计算器，并通过合适的方式来显示最后的计算结果。
此次设计电路的完成主要是利用简单的数字电路和电路逻辑运算来进行的。
简易加减计算器电路主要是对数据的输入与显示，数据的加减运算，数据的输出与显示三个主要的方面来设计研究完成的。
在输入电路的部分，我们通过开关的闭合与断开来实现数据的输入，开关闭合接入高电平“1”，断开接入低电平“0”。
而输入的数据将通过显示译码管以十进制的形式显示出来。
由于输入二进制的位数较多，我们采用个位十位分别输入的方式来简化电路。
加减运算电路则主要通过加法器来实现的。
设计电路时，我们将个位和个位、十位和十位分别接入一片加法器。
在进行加法运算时我们所选择的加法器是完全符合要求的，但是在进行减法运算时加法器就不能满足我们的设计要求了。
因此我们将减法转换为加法进行运算，运算时采用补码的形式。
在进行减法时通过异或门将减数的原码全部转换为补码，输入加法器中进行相加。
最后将进位信号加到十位的运算电路上就实现了加减法的运算电路。
在显示电路中，由加法器输出的数据是二进制码。
这些码可能表示超过十的数字，所以显示译码管就不能正确的显示出数字了。
此时要将二进制转化成BCD码，再将BCD 码送到显示译码管中就可以将计算所得的数字显示出来了。
概述1.1设计题目：简易加减计算器1.2设计任务和要求：1）用于两位以下十进制数的加减运算。
2）以合适的方式显示输入数据及计算结果。
1.3设计方案比较：方案一：输入十进制的数字，再通过编码器对十进制的数字进行编码，输出二进制的数据。
运用显示译码器对输入的数字以十进制的形式进行显示。
在进行加减计算的时候将二进制数字运用数模转换，然后再进行相加减。
然后将这些模拟信号再次转换成数字信号转换成数字信号，再将数字信号输入到显示译码管中来显示数剧。
这个方案中要进行数模转换和模数转换所需要的电路器件有些复杂，并且转换的时候需要很长的时间，而且转换以后数值的精度不高。
数字逻辑课程设计
深入探讨了时序逻辑电路的分析与设计，涉及触发器、寄存器、计数 器等关键元件的工作原理和设计方法。
课程设计实践
通过具体的课程设计项目，学生将理论知识应用于实际，提高了分析 问题和解决问题的能力。
对未来数字逻辑技术的展望
新型逻辑器件的发展
智能化设计工具的应用
随着科技的进步，新型逻辑器件如生物逻 辑门、量子逻辑门等不断涌现，为数字逻 辑技术的发展带来新的机遇和挑战。
介绍可编程逻辑器件的原理和 应用，如FPGA、CPLD等。
数字逻辑基本概念
介绍数、二进制数、逻辑代数 等基本概念和原理。
时序逻辑电路
介绍时序逻辑电路的分析和设 计方法，包括触发器、寄存器 、计数器等。
课程实验与课程设计
通过实验和课程设计，使学生 掌握数字逻辑电路的分析、设 计和实现方法。
02
数字电路基础知识
比较器
对两个输入信号进行比较，根 据比较结果输出相应的逻辑电
平。
组合逻辑电路中的竞争与冒险现象
竞争现象
由于门电路延迟时间的存在，当多个输入信号同时变化时 ，输出端可能出现短暂的过渡状态，称为竞争现象。
冒险现象
在组合逻辑电路中，由于竞争现象的存在，可能导致输出 端出现意外的逻辑电平跳变，称为冒险现象。冒险现象可 能导致电路工作不稳定或产生错误输出。
集成电路技术的不断发展，使得数字逻辑电路的设计和实现更加便 捷和高效。
人工智能和物联网的推动
人工智能和物联网的快速发展，对数字逻辑提出了更高的要求，也 为其提供了新的应用场景和发展空间。
课程内容与结构安排
组合逻辑电路
讲解组合逻辑电路的分析和设 计方法，包括门电路、编码器 、译码器、数据选择器等。
逻辑函数 数字电路
逻辑函数数字电路在数字电路中，逻辑函数是对一组输入信号作出逻辑决策的函数。
它将输入信号映射到输出信号，通过使用逻辑门组成各种逻辑函数电路，实现不同的数字逻辑功能。
逻辑函数是由逻辑变量和逻辑操作符组成的表达式。
逻辑变量可以取值为0或1，代表逻辑门的输入信号。
逻辑操作符包括与、或、非和异或等，用来描述逻辑变量之间的逻辑关系。
逻辑函数对应不同的逻辑关系，如与门实现逻辑与操作，或门实现逻辑或操作，非门实现逻辑非操作。
在设计逻辑函数电路时，需要根据具体的功能要求，选择合适的逻辑函数和逻辑门的组合。
常用的逻辑函数包括与、或、非、异或、与非、或非等。
它们可以通过逻辑门的串联、并联、反向连接等方式组成复杂的逻辑电路。
逻辑函数电路广泛应用于计算机、通信、控制等领域。
在计算机中，逻辑函数电路用于实现算术逻辑单元（ALU）、寄存器、存储器等关键功能。
在通信系统中，逻辑函数电路用于实现编解码器、调制解调器等信号处理功能。
在控制系统中，逻辑函数电路用于实现逻辑控制、时序控制等功能。
在设计逻辑函数电路时，需要考虑逻辑函数的准确性、稳定性和可靠性。
合理选择逻辑操作符和逻辑门，确保逻辑函数的正确性和稳定性。
通过合理的布线和电路连接，减少信号延迟和失真，提高电路的可靠性和性能。
在实际应用中，逻辑函数电路的设计与优化是一个复杂而关键的任务。
需要充分理解逻辑函数的特性和原理，结合具体的应用要求进行设计和优化。
同时，也需要考虑功耗、面积和可测试性等因素，综合考虑电路的性能和可行性。
总之，逻辑函数数字电路在数字系统设计中扮演着重要的角色。
它通过逻辑函数和逻辑门的组合，实现了各种数字逻辑功能。
在实际应用中，设计人员需要深入理解逻辑函数的原理和特性，合理选择逻辑操作符和逻辑门，以满足系统的功能要求和性能指标。
因此，了解逻辑函数数字电路的基本概念和设计原则对于数字电路设计人员来说是至关重要的。
数字逻辑门电路的最小化与优化方法
数字逻辑门电路的最小化与优化方法数字逻辑门电路是现代电子领域中的重要组成部分，其通过逻辑门的组合和连接实现不同的功能。
在设计数字逻辑门电路时，最小化和优化方法起着关键作用，可以降低电路的复杂性、节省成本，并提高电路的性能和可靠性。
一、最小化方法在数字逻辑门电路的设计中，最小化方法是指通过对逻辑函数进行简化，将其转化为最简形式的过程。
常见的最小化方法有卡诺图法、奎因-麦克拉斯基方法和奇偶校验法。
1. 卡诺图法卡诺图法是一种图形化的最小化方法，它通过将逻辑函数的真值表绘制在二维平面上，并通过相邻元素的组合找到最简化的表达式。
卡诺图法适用于较小规模的电路设计。
2. 奎因-麦克拉斯基方法奎因-麦克拉斯基方法是一种代数化的最小化方法，它通过对逻辑函数进行代数化简化，减少逻辑函数中的项数和项的复杂性。
奎因-麦克拉斯基方法适用于较大规模的电路设计。
3. 奇偶校验法奇偶校验法是一种基于奇偶性质的最小化方法，它通过逐步删除逻辑函数中的冗余项，减少逻辑函数的复杂性。
奇偶校验法适用于具有规律性的逻辑函数设计。
二、优化方法电路的优化方法旨在通过改进电路的结构和功能，提高电路的性能指标，如速度、功耗和可靠性。
常见的优化方法有多级分解法、多输出设计和动态逻辑。
1. 多级分解法多级分解法是一种根据逻辑函数的特性进行逻辑门重组的方法，通过将多个逻辑门进行分组，减少逻辑门的数量和级数，从而提高电路的运行速度和性能。
2. 多输出设计多输出设计是一种通过合并不同逻辑函数的输出以减少逻辑门数量的方法。
通过共享逻辑门的输入和部分电路元件，可以实现多个逻辑功能，减少电路的复杂性和功耗。
3. 动态逻辑动态逻辑是一种基于时序特性的优化方法，它通过在电路中引入时钟信号和时序控制单元，实现电路的时序优化和节约功耗。
动态逻辑适用于高性能和低功耗的电路设计。
综上所述，数字逻辑门电路的最小化和优化方法对于电路设计具有重要意义。
通过最小化方法可以简化逻辑函数，减少电路的复杂性；而优化方法可以提高电路的性能和可靠性。
数字逻辑设计实训报告(3篇)
第1篇一、实训目的本次数字逻辑设计实训旨在使学生掌握数字逻辑的基本概念、基本原理和基本方法，培养学生的逻辑思维能力和动手实践能力。
通过实训，使学生能够熟练运用数字逻辑设计工具，完成数字电路的设计与仿真，提高学生的实际工程应用能力。
二、实训内容1. 数字逻辑基本概念与原理（1）数字逻辑电路的基本组成数字逻辑电路由逻辑门、触发器、寄存器等基本单元组成。
逻辑门是实现基本逻辑运算的单元，触发器是存储信息的单元，寄存器是临时存储数据的单元。
（2）数字逻辑电路的分类数字逻辑电路主要分为组合逻辑电路和时序逻辑电路。
组合逻辑电路的输出仅与当前的输入有关，而时序逻辑电路的输出不仅与当前的输入有关，还与过去的输入有关。
（3）数字逻辑电路的表示方法数字逻辑电路可以用逻辑表达式、逻辑图、真值表等方法表示。
2. 数字逻辑设计工具（1）Verilog HDLVerilog HDL是一种硬件描述语言，可以用于描述数字逻辑电路的结构和行为。
通过Verilog HDL，可以方便地实现数字电路的设计与仿真。
（2）ModelSimModelSim是一款数字电路仿真软件，可以用于Verilog HDL代码的仿真。
通过ModelSim，可以验证设计的正确性，分析电路的性能。
3. 数字逻辑设计实例（1）设计一个4位加法器首先，分析4位加法器的功能，确定输入和输出。
输入为两个4位二进制数，输出为它们的和。
然后，根据组合逻辑电路的设计方法，设计加法器的逻辑电路。
最后，使用Verilog HDL语言描述加法器的功能，并在ModelSim中进行仿真。
（2）设计一个4位同步计数器首先，分析4位同步计数器的功能，确定输入和输出。
输入为时钟信号和复位信号，输出为4位二进制数。
然后，根据时序逻辑电路的设计方法，设计计数器的逻辑电路。
最后，使用Verilog HDL语言描述计数器的功能，并在ModelSim中进行仿真。
三、实训过程1. 理论学习在实训前，学生需要掌握数字逻辑的基本概念、基本原理和基本方法，熟悉数字逻辑设计工具的使用。
数字逻辑实践实验报告(3篇)
第1篇一、实验目的1. 掌握数字逻辑电路的基本原理和设计方法。
2. 熟悉数字电路实验设备的使用。
3. 提高数字电路的仿真和调试能力。
4. 培养学生分析问题和解决问题的能力。
二、实验内容1. 组合逻辑电路设计（1）2选1多路选择器设计：根据教材5.1节的流程，利用Quartus II完成2选1多路选择器的文本编辑输入(MUX21.v)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。
（2）三人表决电路设计：根据教材5.1节的流程，利用Quartus II完成三人表决电路的文本编辑输入(图5-36)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。
2. 时序逻辑电路设计（1）数字显示电子钟设计：根据任务要求，设计一个数字显示电子钟，时钟的时、分、秒要求各用两位显示，上、下午用发光管作为标志。
整个系统要有校时部分和闹钟部分，声音要响5秒。
（2）脉冲波形的变换与产生：设计单稳态触发器，555定时器及其应用电路，实现脉冲波形的变换与产生。
3. 数字逻辑电路仿真与调试（1）使用Logisim软件进行无符号数的乘法器设计，实现两个无符号的4位二进制数的乘法运算。
（2）使用Logisim软件进行无符号数的除法器设计，实现两个无符号的4位二进制数的除法运算。
三、实验过程1. 组合逻辑电路设计（1）2选1多路选择器设计：首先，分析2选1多路选择器的逻辑功能，确定输入输出关系。
然后，利用Quartus II软件编写Verilog HDL代码，完成2选1多路选择器的文本编辑输入。
接着，进行仿真测试，观察仿真波形，验证设计功能。
最后，在实验系统上硬件测试，验证设计功能。
（2）三人表决电路设计：首先，分析三人表决电路的逻辑功能，确定输入输出关系。
然后，利用Quartus II软件编写Verilog HDL代码，完成三人表决电路的文本编辑输入。
接着，进行仿真测试，观察仿真波形，验证设计功能。
数字电子钟逻辑电路设计
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告设计题目数字电子钟逻辑电路设计指导教师戚桂美职称讲师姓名勿日勒学号*********日期2008-10-24数字电子钟逻辑电路设计计算机与信息工程学院2006级2班勿日勒200018524指导教师戚桂美讲师摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时1设计任务及主要技术指标和要求1.1 设计任务：用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2 主要技术指标和要求：1.2.1 由555定时器产生1Hz的标准秒信号。
1.2.2 秒、分为00~59进制计数器1.2.3 时为00~23二十四进制计数器。
2引言数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.1 4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：3.2 二输入四与非门74LS00引脚结构图，如图2：3.3 74LS161功能如表1所示：3.4 非门真值表如表2所示：输入输出P T CP C D1D2D3Q0Q1Q2Q3 L ××××××××L L L LH L ××↑D0D1D2D3D0D1D2D3H H H H ↑××××计数H H L ××××××保持H H ×L ×××××保持表1 74LS161功能表A B Y0 0 10 1 11 0 11 1 0表2 与非门真值表4电路组成部分4.1 计数部分：利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
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第10章数字逻辑电路基本设计方法中、小规模数字集成电路按照逻辑功能的特点分类，可分为组合逻辑电路和时序逻辑电路两大类。
因此，按照逻辑功能的特点，数字逻辑电路基本设计方法分为组合逻辑电路设计方法和时序逻辑电路设计方法。
按照电路使用器件的集成度不同，数字逻辑电路基本设计方法又可分为标准化设计方法和最小化设计方法。
选用SSI器件（小规模集成电路）设计电路的方法称为标准化设计方法。
在标准化设计过程中，系统设计、逻辑设计、器件选择相互比较独立，各器件之间的相互制约较少，设计者可使用卡诺图、布尔代数等成熟的设计技术，其设计目标在于以极少的器件实现所要求的逻辑功能。
选用MSI器件（中规模集成电路）设计电路的方法称为最小化设计方法。
在最小化标设计过程中，系统设计、逻辑设计和器件选择之间紧密联系，相互影响，使电路中逻辑门向数量最少的设计方向努力，已不再是十分重要的工作。
正确地选择MSI器件，更经济的实现所需要的功能，已成为更重要的设计步骤。
此外，MSI器件因其集成度高，能够降低系统的功耗，改善系统可靠性。
总之，设计任务的主要目标是得到一个有正确响应的系统，既能实现所要求的逻辑功能，又能按规定的速度进行操作。
同时，电路简单、降低成本也是追求的目标。
一个简单的数字电路的成本，最方便的计算方法是用实现它的器件的数量来衡量。
所用器件的总数降至最少，也就实现了硬件价格的最低。
10.1 组合逻辑电路设计方法组合逻辑电路的特点就是该电路任一时刻的输出信号仅取决于当时的输入信号，而与电路原来的状态无关。
因此，组合逻辑电路中不含存储器件（例如触发器、寄存器等），且输入端与输出端之间无反馈回路。
设计者应根据给出的实际逻辑问题，设计并实现这一逻辑功能的逻辑电路。
电路设计的基本要求是功能正确，电路简单，在保证实现所有要求的逻辑功能前提下尽量降低电路的成本。
10.1.1 组合逻辑电路标准化设计组合逻辑电路标准化设计时，选用的SSI器件是各种类型的逻辑门。
因此，也常把这个层次的设计又称门级设计。
电路最简的标准是所用的门电路的数目最少，同时，门电路输入端的数目也应最少。
组合逻辑电路的标准化设计工作通常可按以下步骤进行：一、逻辑抽象，列出电路逻辑真值表1．根据事件的因果关系，确定输入变量和输出变量。
一般总是把引起事件的原因定为输入变量，而把事件的结果作为输出变量。
2．确定输入、输出变量取值的含意。
3．根据给定的因果关系（逻辑功能）列出电路逻辑真值表。
至此，已将一个实际的逻辑问题抽象成一个组合逻辑函数了，并以逻辑真知表形式给出。
二、写出逻辑函数式为便于对逻辑函数式进行化简和变换，需要把真值表转换为对应的逻辑函数式。
三、选定器件类型应根据对电路的具体要求和器件的资源情况决定采用哪一种类型的器件，以便规范电路。
四、逻辑函数式化简与变换1．化简为获得最简单的设计结果，应将逻辑函数式化成最简形式，即逻辑函数式中相加的乘积项最少，而且每个乘积项中的因子也最少。
其目的是使电路中所用的器件数量最少。
常用的逻辑函数式化简的方法有：公式法、卡诺图法和观察法。
2．变换如果对所用器件的种类有附加的限制（例如只允许用单一类型的与非门），则还应将逻辑函数式变换成与器件类型相对应的形式。
五、画逻辑电路图根据化简或变换后的逻辑函数式，画出逻辑电路图。
六、软件仿真通过EDA设计软件（例如Max+Plus II或EWB）对设计电路进行逻辑仿真，验证电路逻辑功能的正确性。
七、工艺设计包括设计机箱、面板、电源、显示电路、控制开关等等。
最后还必须完成组装、测试。
10.1.2 组合逻辑电路最小化设计组合逻辑电路最小化设计时，选用的MSI器件是组合类型的。
组合逻辑电路最小化设计总的步骤和标准化设计的步骤是一样的，即第一步逻辑抽象、第二步写出逻辑函数式，以及第五步画逻辑电路图、第六步软件仿真、第七步工艺设计，与标准化设计步骤没有区别。
但在第三、四步骤的做法上不完全相同。
第三步，选定器件类型，写出其逻辑函数式。
每种型号中规模集成的组合逻辑电路都有其确定的逻辑功能，并以逻辑真知表形式给出，可将其写成逻辑函数式的形式。
第四步，逻辑函数式变换。
将待产生的逻辑函数式变换成与所用器件的逻辑函数式相同或类似的形式。
上述使用MSI器件设计组合逻辑电路的方法又称为逻辑函数式对照法。
采用组合逻辑电路最小化设计方法还应注意以下两点：1．如果一个MSI器件规格不够用，可用几个器件进行扩展；2．MSI器件自身就具有一定的逻辑功能。
有时，只要将MSI器件的逻辑功能真知与所设计电路的逻辑功能真知表进行对照，便可知道如何进行电路的连接。
10.2时序逻辑电路的设计方法通常，时序逻辑电路由组合逻辑电路和存储电路两部分组成。
有的时序逻辑电路中只有存储电路部分。
时序逻辑电路的结构框图如图10.7所示。
图10.7时序逻辑电路结构框图由可知，存储电路的输出端反馈到组合逻辑电路输入端，与输入信号一起共同决定组合逻辑电路的输出状态。
因此，时序逻辑电路的特点是任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，即与存储电路当时的输出状态有关。
存储电路是由若干个触发器组成。
用输入信号和电路状态（指存储电路的状态）的逻辑函数去描述时序电路逻辑功能的方法也叫时序机。
在设计时序逻辑电路的时候，只要把状态变量（q1~q n）也当作逻辑函数的输入变量，那么设计组合电路的方法仍然可以使用。
10.2.1时序逻辑电路标准化设计时序逻辑电路标准化设计时，选用的SSI器件是各种类型的触发器（触发器能够保持两个稳定的逻辑状态0或1，或二进制数的0或1）和逻辑门。
电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少。
时序逻辑电路的标准化设计工作通常可按以下步骤进行：一、逻辑抽象，画出电路状态转换图（表）1．分析给定的逻辑问题，确定输入变量、输出变量及其取值的含义。
通常都是取原因或条件作为输入逻辑变量，取结果作输出逻辑变量。
2．确定电路的状态数量和每个电路状态的含义，并将电路状态顺序编号。
3．按照题意列出电路的状态转换图（表）。
至此，已将一个实际的逻辑问题抽象成一个时序逻辑函数了，并以状态转换图或状态转换表形式给出。
二、状态化简，画出最简的电路状态转换图若两个电路状态在相同的输入下有相同的输出，并且在一个时钟信号的作用下转换到同样的另外一个状态，则称这两个电路状态为等价状态。
等价状态是重复的，可以合并为一个。
电路的状态数越少，设计出来的电路也就越简单。
状态化简的目的就在于将等价状态合并，以求得最简的状态转换图。
特别提到的是，若在步骤一对电路的状态数分析的仔细，可以避免等价状态的出现，可以省略该步骤。
三、状态分配，列出详细的电路状态转换图(表)1．确定触发器数目时序电路中包含有触发器，因此，电路的状态是用触发器状态的不同组合来表示的。
如果所设计的电路有M个状态，计算电路中所用触发器数目的公式为2n-1＜M≤2n（10.7）在已知M的情况下，通过式（10.7）可以计算出电路中所需要的触发器数目n。
2．电路状态编码电路状态用触发器的状态组合Q n-1~Q0表示。
因此，每个电路状态都对应一组二值代码。
规定每个电路状态对应的代码值称为电路状态编码。
在M＜2n的情况下，从2n个状态中选取M个状态组合可以有多种不同的方案，而每个方案中又有多种排列顺序。
如果编码方案及排列顺序选择得当，设计的电路简单，反之，电路会变得复杂。
此外，为了便于记忆和识别，一般选用的状态编码和它们的排列顺序都遵循一定的规律。
3．列出电路状态转换表根据第一步骤列出的电路状态转换图（表）和电路状态编码，列出详细的电路状态转换表。
在该表中，将触发器当前状态(又称初态)用Q i（i=0,1,…,n-1）表示，而将它的下一个状态称为次态，用Q i n+1表示。
初态与次态之间转换需要在一个脉冲的作用下才能完成。
四、选定触发器，求出电路状态方程、输出方程和驱动方程1．确定触发器类型触发器的类型不同，则逻辑功能不同，驱动方式也就不同。
所以，用不同类型的触发器设计出的电路也不一样。
因此，在设计具体电路之前必须选定触发器的类型。
选择触发器类型时应考虑到器件的供应情况，并应力求减少电路中使用的触发器种类。
2．逻辑函数化简，写出状态方程和输出方程、驱动方程首先，在电路状态转换表中，将触发器当前状态也看作输入变量，写出触发器次态变量和输出变量的逻辑函数，这些逻辑函数通常用卡诺图或逻辑式形式来表示；然后，对逻辑函数进行化简，写出电路状态方程和输出方程；最后，根据选定的触发器类型对状态方程进行变换，写出电路驱动方程。
五、画出逻辑电路图根据电路驱动方程和输出方程，画出逻辑电路图。
六、检查设计的电路能否自启动七、软件仿真通过E DA设计软件（例如Max+Plu s II或E WB）对设计电路进行逻辑仿真，验证电路逻辑功能的正确性。
八、工艺设计包括设计机箱、面板、电源、显示电路、控制开关等等。
最后还必须完成组装、测试。
10.2.2时序逻辑电路最小化设计通常情况下，时序逻辑电路是由组合逻辑电路和时序逻辑电路两部分组成。
因此，时序逻辑电路最小化设计时，也要将电路划分成组合逻辑电路部分和时序逻辑电路部分，并分别进行设计。
电路最简单的标准则是使用的器件数目最少、种类最少、而且互相间的连线也最少。
时序逻辑电路的最小化设计工作通常可按以下步骤进行：一、逻辑抽象，画出电路的状态转换图（表）与时序逻辑电路标准化设计相同。
二、选择时序M SI器件类型，列出详细的电路状态转换表1．确定时序MSI器件类型对于各种类型的时序MSI器件，它的名称能够直接地反映出用途。
而它的的逻辑功能，则以真知表的形式给出。
每种时序MSI器件的内部电路均内置若干个触发器，且提供一定数量的触发器状态组合。
例如74160内置4个触发器，共有10个状态组合。
实际上，电路状态数量就是指触发器状态组合数量。
通过查阅器件的真知表，确定器件类型。
首先，从真知表中查看状态组合的变化是否应符合所设计的电路状态变化特征（如移位、计数、可逆等）；然后，再看状态组合数量是否大于或等于所设计的电路状态数量，若小于，则可用几个器件进行扩展。
选定的器件必须同时满足这两个条件。
2．电路状态编码时序MSI器件中每个状态组合的编码及其排列顺序都是已知的，选择有效的电路状态编码。
3．列出详细的电路状态转换表根据第一步骤列出的电路状态转换图（表）和电路状态编码，可以列出详细的电路状态转换表。
三、时序逻辑电路部分设计1．选定工作状态，写出其控制逻辑函数式通常，时序MSI器件均有几种工作状态。
确定具体的工作状态之后，再根据详细的电路状态转换表，写出工作状态控制逻辑函数式。
2．选定电路状态数量控制方式，写出其控制逻辑函数式选定器件后，若它的电路状态数量比所要求的数量多时，应对电路状态数量加以控制。