三维TPC译码器的设计及FPGA实现

三维TPC译码器的设计及FPGA实现作者：瞿海惠张浩杨亚光龙飞来源：《现代电子技术》2013年第23期摘要： Turbo乘积码（TPC）是一种性能优秀的纠错编码方法，它具有译码复杂度低、译码延时小等优点，且在低信噪比下可以获得近似最优的性能。

介绍了基于Chase算法的三维TPC软输入软输出（SISO）迭代译码算法，提出了三维TPC译码器硬件设计方案并在FPGA 芯片上进行了仿真和验证。

测试结果表明，该译码器具有较高的纠错能力，满足移动通信误码率的要求。

关键词：三维TPC； Chase算法；软输入软输出； FPGA实现中图分类号： TN919.3⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）23⁃0026⁃04 Design and FPGA realization of 3⁃D TPC decoderQU Hai⁃hui， ZHANG Hao， YANG Ya⁃guang， LONG Fei（Institute of Microelectronics of Chinese Academy of Sciences， Beijing 100029， China）Abstract：Turbo product code（TPC） is a kind of forward error correction code（FEC）with excellent performance. TPC has the advantages of low decoding complexity and short decoding delay， and can achieve near⁃optimum performance at low signal⁃to⁃noise ratio. The soft⁃insoft⁃out（SISO）iterative decoding method for three⁃dimensional（3D）TPC based on Chase algorithm is introduced. The hardware design scheme of 3⁃D TPC decoder is proposed and verified on FPGA platform. The simulation results show that the decoder has high error⁃correcting capability and meets the requirement of mobile communication on bit error rate.Keywords：3⁃D TPC； Chase algorithm； SISO； FPGA realization0 引言无线通信信道中存在着干扰和衰落，使通信系统的可靠性降低。

差错控制编码技术用来检测和纠正因为信道失真引起的信息传输错误，提高信息传输的可靠性。

差错控制编码的研究主要是希望在低译码复杂度的前提下，寻找一种逼近香农极限的编译码方法。

Turbo乘积码不仅译码复杂度低，译码延时小，而且它继承了Turbo码在低信噪比下仍然有低误码率的优点。

因此，Turbo乘积码己经成为纠错编码领域的研究热点。

乘积码最早是由Elias于1954年提出的[1]，但受到硬件资源的制约其应用一直受限。

C. Berrou等学者在1993年提出了基于软输入软输出（ Soft Input Soft Output，SISO）迭代译码算法的Turbo卷积码（TCC）[2]，它可以在数次迭代后性能接近香农极限，因此得到广泛关注。

但是TCC的译码复杂度高、译码延时大，从而限制了在高速通信系统中的应用。

受迭代译码思想的启发，R. Pyndiah等人于1994 年在Chase的基础上提出了线性分组码的SISO 算法[3]，并通过迭代的方式应用于乘积码，称为Turbo乘积码（TPC）。

TPC在译码性能上能够接近TCC，同时算法复杂度较低，译码延时小，在采用流水线机制的基础上，可以实现高速编译码器。

在过去的十几年中，二维Turbo乘积码（2D⁃TPC）得到了深入的研究和广泛的应用。

相比于Turbo码，2D⁃TPC拥有很多优点：它的“错误地板（Error Floor）”可以达到10-7甚至更低量级；由于它采用次最优译码算法而且不含交织器，其编译码复杂度很低；当码率很高时，其性能逼近香农极限。

三维Turbo乘积码（3D⁃TPC）具备二维Turbo乘积码（2D⁃TPC）的所有优点，而且在低信噪比环境下比2D⁃TPC的性能更好[4]。

因此，本文介绍了一种基于Chase算法的3D⁃TPC软输入软输出迭代译码算法并且在FPGA芯片上进行了仿真和验证。

1 3D⁃TPC编码结构乘积码是线性分组码在空间维度上的扩展[5]。

下面说明3D⁃TPC的编码结构[4]，如图1所示。

假设有三个子码分别为[C1n1，k1，δ1]、[C2n2，k2，δ2]和[C3n3，k3，δ3]，其中[ni，][ki]和[δi]分别代表子码i（i=1，2，3）的码长、信息位长和最小汉明距离。

图1 3D⁃TPC的编码结构通过下述步骤可以得到如图1所示的3D⁃TPC码 [C=C1×C2×C3]：（1）将长度为[k1×k2×k3]的信息比特填入图中长、宽、高分别为[k1]、[k2]和[k3]的立方体中；（2）在z=0的平面上，沿着x轴用[C1]码对[k2]行信息进行编码；（3）在z=0的平面上，沿着[y]轴用[C2]码对[n1]列进行编码；（4）重复步骤（2）～（3）[k3-1]次，分别对[z=1，2，…，][k3-1]平面上的信息比特编码；（5）沿着z轴方向用[C3]码对[k3]个信息比特进行编码（共进行[n1×n2]次编码）。

新码[Cn，k，δ]的参数为[n=n1×n2×n3]，[k=k1×k2×k3]，[δ=δ1×δ2×δ3]，码率为[R=R1×R2×R3]，其中[Ri]是[Ci]的码率。

从这个编码过程可以看出，TPC对突发错误有效，因为该编码结构是天然的交织器。

2 3D⁃TPC译码原理2.1 代数译码代数译码也叫硬判决译码。

以线性分组码[Cn，k，d]为例，设其校验矩阵为[H，]经信道传输后的接收向量为[R。

]代数译码器的主要任务就是设法从[R]中得到正确的错误图样[E]，然后计算估值码字[C]。

具体的译码步骤如下：（1）首先根据公式[S=R⋅HT]计算伴随式[S]；（2）如果[S=0]则传输无错；如果[S≠0]，则有[E≠0]，根据伴随式[S]找出错误图样[E]；（3）进行纠错，估计码字为[C=R⊕E]，如果[C=C，]则译码正确，否则译码错误。

2.2 Chase算法译码3D⁃TPC的译码是一个迭代过程，如图2所示[4，6]。

其由三个SISO分量译码器组成，每个SISO分量译码器采用某种方法计算边缘信息，从而对先验信息进行修正，得到后验信息。

在进行迭代译码时，设接收向量矩阵为[R]，边缘信息矩阵为[Wm]，那么每一次迭代的软输入信息矩阵[7⁃8]可以表示为：[Rxm=R+αWzm] （1）[Rym=R+αWxm] （2）[Rzm=R+αλ1Wxm+λ2Wym] （3）式中：[m]表示迭代次数，[α，λ]为加权因子，理论上需要根据子码码型和迭代次数进行调整，实际应用采用经验值，性能没有明显恶化，但复杂度大为降低。

为了便于硬件实现[9]，每个SISO分量译码器的边缘信息的计算采用基于Chase译码的方法。

图2 3D⁃TPC译码器结构假定3D⁃TPC的分量码[C1]和[C2]均为扩展hamming码，[C3]为奇偶校验码，码字[C]经过BPSK调制后在AWGN信道下传送，接收向量为[R=r1，r2，r3，…，rn，rn+1]。

基于Chase算法的SISO译码过程如下[10]：（1）对接收向量[R]的前[n]个比特进行硬判决，得到硬判决序列[Y=y1，y2，…，yn]，判决规则为：[yi=1，ri>00，ri≤0] （4）（2）根据接收向量[R]选择[p]个最不可靠的位置。

最不可靠位置的选取原则为：选取[R]中绝对值最小的[p]个元素所在的位置。

（3）产生[2p]个测试图样[T=Tjj=1，2，…，2p，]每个测试图样的长度均为[n，]并且[T]包含所有上述[p]个位置为0或1、其余位置均为0的二元向量。

（4）确定[2p]个扰动序列：[Zj=Tj+Y， j=1，2，…，2p] （5）（5）对于每个扰动序列进行代数译码，得到译码结果[Cj]。

（6）计算[Cj]与[R]之间的度量即它们之间的欧氏距离：[mj=-] （6）（7）选择[mj]中的最小者对应的码字作为最大似然码字[D]，记相应的度量为[mD]，即：[D=Ck， k=argminmj] （7）（8）对于每个码元位置i（i=1，2，3，…，n+1），在[Cj]中搜索码字[D]的竞争者，即[Cji≠Di]的码字。

若存在多个，则选择度量值最小的作为竞争者，记[D]的竞争者的度量为[mC]（需要说明的是[Cj]中可能不存在[D]的竞争者）。

（9）计算位置i的边缘信息，方法如下：①若存在[D]的竞争者，则：[wi=2Di-1mC-mD-ri] （8）②若不存在[D]的竞争者，则：[wi=2Di-1β] （9）式中[β]为预先指定的修正系数。

（10）对先验信息进行修正：[ri=ri+αwi] （10）根据上面的译码过程可以得到TPC的核心模块——Chase算法的译码流程，如图3所示。

图3 Chase算法译码流程3 译码器设计及FPGA实现在本方案中，[x]和[y]方向上的TPC子码选用（32，26，6）的扩展汉明码，[z]方向上的TPC子码选用（4，3，2）的偶校验码，最不可靠位置数[p=4，]迭代次数设为5次，[α=0.5，][β=1]，[λ1=λ2=1。

]在此条件下，3D⁃TPC的译码性能如图4所示。

从图4中可以看出，当SNR=1.5 dB，其误码率可以达到10-6量级，显示了3D⁃TPC卓越的译码性能。

图4 3D⁃TPC的译码性能三维TPC译码器的硬件实现方案如图5所示。

图5显示的是1次迭代的过程，如果迭代5次，可以将图5代表的模块例化5次。

下面分别说明图5中各模块的作用。

FIFO：存放z方向软输入信息；RAM1：存放接收向量[[R]；]RAM2：存放z和x方向软输出[[Rz，x（m）]，]同时也是x和y方向软输入[[Rx，y （m）]；]RAM3：存放x方向边缘信息[[Wx（m）]；]RAM4：存放y方向软输出信息[[Ry（m）]；]ROM1和ROM2：存放汉明码错误图样；加法器：将y方向软输出和x方向边缘信息相加，输出即为z方向软输入；译码控制器：控制三个方向译码器的工作时序以及各个存储器的读写过程。