数字电子技术第六章
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数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
数字电子技术课件 第六章 时序逻辑电路
第六章 时序逻辑电路
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
北京航空航天大学：数字电子技术基础 教学课件第六章 可编程逻辑电路
【例2】 用2片(32x8) ROM芯片扩展成 128x4 ROM
3、用存储器实现组合逻辑函数
【例1】 试用ROM设计一个八段字符显示的译码器。
输 入 输 出
显 示
D C B A 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
a b c d e f g h 1 1 1 1 1 1 0 1 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 0 1 0 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0
【例】 用4片328ROM扩展成3232ROM。
2、字扩展 用256片(512x8) ROM芯片扩展成 128Kx8 ROM 【例1】
行选择 16片 __ CE __ 0 CE1
512x8 ROM
...
...
512x8 ROM
16片 ...
4-16
512x8 ROM
...
4-16 译码
512x8 ROM 列选择
第六章
“软件固化”,
可编程逻辑电路
“以存代算”思想的体现 用软件设计硬件：硬件描述语言(HDL)
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
《数字电子技术》多媒体课件
山东轻工业学院
4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
数字电子技术基础 第六章
米利型：
输出信号不仅取决于存储电路的状态，还取决于输入变量。
穆尔型：
输出信号仅仅取决于存储电路的状态。是米利型的特例。
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
6.3.2 计数器
数字电路中使用最广泛。不仅可以用于对时钟脉 冲计数，还可以用于分频、定时、产生节拍脉冲 和脉冲序列以及进行数字运算。
分类：
按触发器是否同时翻转：同步和异步 按计数过程中数字增减：加法计数器、减法计数器和
可逆计数器。 按编码方式：二进制计数器、二-十进制计数器、格
雷码计数器等。 按计数容量分：如十进制计数器、六十进制计数器等。
两个部分。 2、存储电路的输出状态必须反馈到组合电路的
输入端，与输入信号一起，共同决定组合逻辑电 路的输出。
图6.1.1 串行加法器电路
图6.1.2 时序逻辑电路的结构框 图
几个概念
同步时序电路：
所有触发器状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路：
触发器状态的变化不是同时发生的。
例 6.2.3 P256-P266 图6.2.3 例6.2.3的时序逻辑电路
图6.2.4 图6.2.3电路的状态转换图
三、状态机流程图（SM图）
State machine flowchart,或State machine chart
采用类似于编写计算机程序时使用的程序流程图 的形式。
使用的图形符号有三种：状态框、判断框和条件 输出框。
图6. 3.12 例6.3.10电路的时序图
输出信号不仅取决于存储电路的状态，还取决于输入变量。
穆尔型：
输出信号仅仅取决于存储电路的状态。是米利型的特例。
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
6.3.2 计数器
数字电路中使用最广泛。不仅可以用于对时钟脉 冲计数，还可以用于分频、定时、产生节拍脉冲 和脉冲序列以及进行数字运算。
分类：
按触发器是否同时翻转：同步和异步 按计数过程中数字增减：加法计数器、减法计数器和
可逆计数器。 按编码方式：二进制计数器、二-十进制计数器、格
雷码计数器等。 按计数容量分：如十进制计数器、六十进制计数器等。
两个部分。 2、存储电路的输出状态必须反馈到组合电路的
输入端，与输入信号一起，共同决定组合逻辑电 路的输出。
图6.1.1 串行加法器电路
图6.1.2 时序逻辑电路的结构框 图
几个概念
同步时序电路：
所有触发器状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路：
触发器状态的变化不是同时发生的。
例 6.2.3 P256-P266 图6.2.3 例6.2.3的时序逻辑电路
图6.2.4 图6.2.3电路的状态转换图
三、状态机流程图（SM图）
State machine flowchart,或State machine chart
采用类似于编写计算机程序时使用的程序流程图 的形式。
使用的图形符号有三种：状态框、判断框和条件 输出框。
图6. 3.12 例6.3.10电路的时序图
数字电子技术(第三版) 第6章
例 1 时序电路如图 6 - 1 所示，分析其功能。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
数字电子技术基础第六章触发器PPT课件
根据D触发器的逻辑功能，可以 画出其状态转换图，直观地表示
出触发器的状态转换过程。
典型应用案例分析
分频器
利用D触发器的存储功能，可以实现分频器电路。通过合理设置反馈网络，可以将输入信 号的频率降低到所需的分频系数。
序列信号发生器
通过级联多个D触发器，并设置不同的反馈网络，可以实现序列信号发生器。该电路可以 产生一系列具有特定时序关系的脉冲信号。
01
02
03
04
基本RS触发器
由两个与非门交叉耦合构成， 具有置0、置1和保持功能。
同步RS触发器
在基本RS触发器的基础上，引 入时钟信号CP，实现触发器的
同步翻转。
触发器的输入端
R（置0端）、S（置1端）和 CP（时钟信号输入端）。
触发器的输出端
Q和Q'（互补输出端）。
工作原理及逻辑功能
工作原理
序列信号发生器设计原理及实现方法
序列信号发生器定义
序列信号发生器是一种能够产生特定序列信号的电子器件， 具有信号发生、信号转换等功能。
序列信号发生器设计原理
利用触发器的状态转换特性和适当的逻辑电路，实现特定 序列信号的生成和输出。
序列信号发生器实现方法
采用移位寄存器或计数器等作为核心器件，通过适当的逻 辑电路实现序列信号的生成、转换和输出等操作。同时， 需要考虑信号的稳定性和可靠性等因素。
的使能状态。
工作原理及逻辑功能
工作原理
在CP上升沿到来时，触发器将输 入端D的电平状态存储到输出端 Q，并保持到下一个CP上升沿到
来之前。
逻辑功能
D触发器的逻辑功能可以用特性 方程来描述，即Q(n+1)=D。其 中，Q(n+1)表示下一个CP上升 沿到来时的输出状态，D表示输
出触发器的状态转换过程。
典型应用案例分析
分频器
利用D触发器的存储功能，可以实现分频器电路。通过合理设置反馈网络，可以将输入信 号的频率降低到所需的分频系数。
序列信号发生器
通过级联多个D触发器，并设置不同的反馈网络，可以实现序列信号发生器。该电路可以 产生一系列具有特定时序关系的脉冲信号。
01
02
03
04
基本RS触发器
由两个与非门交叉耦合构成， 具有置0、置1和保持功能。
同步RS触发器
在基本RS触发器的基础上，引 入时钟信号CP，实现触发器的
同步翻转。
触发器的输入端
R（置0端）、S（置1端）和 CP（时钟信号输入端）。
触发器的输出端
Q和Q'（互补输出端）。
工作原理及逻辑功能
工作原理
序列信号发生器设计原理及实现方法
序列信号发生器定义
序列信号发生器是一种能够产生特定序列信号的电子器件， 具有信号发生、信号转换等功能。
序列信号发生器设计原理
利用触发器的状态转换特性和适当的逻辑电路，实现特定 序列信号的生成和输出。
序列信号发生器实现方法
采用移位寄存器或计数器等作为核心器件，通过适当的逻 辑电路实现序列信号的生成、转换和输出等操作。同时， 需要考虑信号的稳定性和可靠性等因素。
的使能状态。
工作原理及逻辑功能
工作原理
在CP上升沿到来时，触发器将输 入端D的电平状态存储到输出端 Q，并保持到下一个CP上升沿到
来之前。
逻辑功能
D触发器的逻辑功能可以用特性 方程来描述，即Q(n+1)=D。其 中，Q(n+1)表示下一个CP上升 沿到来时的输出状态，D表示输
数字电子技术基础：第六章 时序逻辑电路
为4进制加法计数器
为4进制减法计数器
6.2.时序逻辑电路的分析方法
可以合成一个状态转换表为：
A＝0时
Q2 Q1 Q2* Q1* Y
00 0 1 0 01 1 0 0 10 1 1 0 11 0 0 1
A＝1时
Q2 Q1
Q2* Q1* Y
0 0 0 1 11 10
A
0
01 10 00
00 1
11 0
②
驱动方程Y F ( X ,Q)
zk g1(x1, x2 ,, xi , q1, q2 ,, ql )
6.1 概述
图6.1.1
q1* h1(z1, z2 ,, zi , q1, q2 ,, ql )
③
状态方程Q* H (Z,Q )
ql hl (z1, z2 ,, zi , q1, q2 ,, ql )
6.1 概述
一、时序逻辑电路：
在任意时刻的输出信号不仅取决于当时的输入信 号，而且还取决于电路原来的状态。 二、时序逻辑电路的构成及结构特点：
时序 逻辑电路 的构成可 用图6.1.1 所示框图 表示
图6.1.1
6.1 概述
特点：
图6.1.1
1.时序逻辑电路包含组合逻辑电路和存储电路两个部 分； 2.存储电路的输出状态必须反馈到组合电路的输入端， 与输入信号一起，共同决定组合逻辑电路的输出。
), K
2
K1 1 (Q1Q3 )
J3 Q1Q2 ,
K3 Q2
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q* JQ K Q
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
J1 (Q2Q3 J 2 Q1,
数字电子技术第六章ch5
计数器是快速记录输入脉冲个数的部件。 按计数进制分：有二进制计数器、十进制 计数器和任意进制计数器。按计数增减分： 有加法计数器、减法计数器和加/减计数 器。按触发器翻转是否与 CP 同步分，有 同步计数器和异步计数器。
中规模集成计数器的功能完善、使用方便灵活。功能 表是其正确使用的依据。用中规模集成计数器可以很方 便地构成 N 进制(任意进制)计数器。主要方法有以下两 种：
二、 集成计数器故障的查找与排除
2. 计数器计数不正常
(3) 个位计数器和十位计数器以相同的速度同时进行加 法计数。这可能是十位计数器 74HC160(2) 的计数控制端 CTT 和 CTP 错接到高电平上，而没有和个位计数器 74HC160(1) 的进位输出端 CO 相连。只要将 74HC160(2) 的 CTT 和 CTP 与高电平断开， 改为和 74HC160(1) 的 CO 相连即可。
二、 集成计数器故障的查找与排除
3. 计数器的进位不正常
(1) 个位计数器计数正常，十位计数器没有进位。可能 有如下原因：
① 个位计数器的进位输出 CO 端与十位计数器的计数 控制端 CTT、CTP 之间没有连线或连线已断；
② 个位计数器的 CO 端与十位计数器的CTT、CTP的连 线正确，但CTT 和 CTP 中有错接低电平的；
寄存器主要用以存放数码。移位寄存器不但可以存 放数码，而且还能对数码进行移位操作。
移位寄存器有单向移位寄存器和双向移位寄存器。 集成移位寄存器使用方便、功能全、输入和输出方式 灵活，功能表是其正确使用的依据。用移位寄存器可 方便地组成顺序脉冲发生器（环形计数器）和扭环计器不计数 2. 计数器计数不正常 3. 计数器进位不正常
二、 集成计数器故障的查找与排除
精品课件-数字电子技术-第6章
uO If Rf
R 2
Vref 23 R
3 i0
2i
Di
Vref 24
3
2i Di
i0
第6章 数/模转换和模/数转换
对于n位的权电阻D/A转换器，其输出电压大小为
uO
Vref 2n
n 1
2i Di
i0
由上式可以看出，二进制权电阻D/A转换器的模拟输出电
压与输入的数字量成正比关系。当输入数字量全为0时，DAC
i Vref ( D0 D1 D2 ... Dn1 )
R 2n 2n1 2n2
21
Vref 2n R
(
D0
20
D1 21
D2
22
...
Dn1 2n1
)
第6章 数/模转换和模/数转换
若Rf=R，则运算放大器的输出为
uO ห้องสมุดไป่ตู้Rf i
Vref 2n
(D0 20
D1 21
D2 22
...
Dn1 2n1 )
uO
X
Vref 2n
第6章 数/模转换和模/数转换
其中，X=Dn－12n－1+Dn－22n－2+…+D121+D020，为二进制数字量 所代表的十进制数，所以有：
uO
Vref 2n
( Dn1 2n1
Dn2 2n2
... D1 21 D0 20 )
例如当n=3、 参考电压为10 V时，D/A转换器输入二进
第6章 数/模转换和模/数转换
为了保证数据处理结果的准确性，A/D、D/A转换器 必须有足够高的转换精度。同时，为了适应快速的过程 控制和检测的需要，A/D、D/A转换器必须有足够快的转 换速度。因此，转换精度和转换速度是衡量A/D、D/A转