数字电子技术复习题

一、填空题 1. 二进制数10111111对应的十六进制数为 BF ，十进制数为 191 。 2. 8421BCD码中的1000代表十进制数的 8 。

3. 逻辑函数FABCD的非函数F=ABCD。 4. TTL三态输出门电路有 低电平 、 高电平 、 高阻 三种状态。 5. 漏极开路(OD)门工作时必须外接 电压 和 电阻 ，多个OD门输出端并联到一起可实现 线与 功能。 6. 锁存器是一种对脉冲 电平 敏感的存储单元电路，而触发器是一种对脉冲 边沿 敏感的存储电路。 7. 触发器有 两 个稳态，存储8位二进制信息要 8 个触发器。

8. J-K触发器的特性方程为： 。 9. (10110010.1011)2 = ( 262.54 )8 = ( B2.B )16。 10. 5421BCD码中的1001代表十进制数中的 6 。

11. 已知逻辑函数的对偶式为AB+CDBC，则它的原函数为()()ABCDBC。 12. T触发器的特性方程为： 。 13. 集电极开路(OC)门工作时必须外接 电压 和 电阻 ，多个OC门输出端并联到一起可实现 线与 功能。 14．一个基本SR锁存器在正常工作时，不允许输入R=S=0的信号，因此它的约束条件是10RSRS或。

15 锁存器 是一种对脉冲电平敏感的存储单元电路，而 触发器 是一种对脉冲边沿敏感的存储电路。

16. 已知逻辑函数的非函数为ABCD，则它的原函数为ABCD。 二、单项选择题 1．下列信号中，（ B ）是数字信号。 A．交流电压 B．开关状态 C．交通灯状态 D．无线电载波 2. 以下代码中为无权码的为（ B ）。 A．8421BCD B．格雷码 C．2421BCD码 D．5421BCD 3. 以下门电路中常用于总线传输的为（ A ）。

A．三态(TSL)门 B．集电极开路(OC)门 C．漏极开路(OD)门 D．CMOS与非门 4.下列电路中，不属于组合逻辑电路的是（ C ）。

1nnnQJQKQ

1nnnQTQTQA. 译码器 B. 全加器 C.寄存器 D.编码器 5．对于T触发器，欲使新态Qn+1=nQ，应使输入T=（ C ）。 A．0 B．Q C．1 D．Q 6. 对于D触发器，若D=Q，则可完成（ D ）触发器的逻辑功能。 A. SR B. JK C. T D. 'T 7. 把一个二进制计数器与一个九进制计数器串联可得到（ D ）进制计数器。 A. 2 B. 11 C. 9 D. 18

8. 一个五位的二进制加法计数器，由00000状态开始，问经过170个输入脉冲后，此计数器的状态为 。 A）00111 B）00101 C）01000 D）01010 9．下列信号中，（ B ）是数字信号。 A．交流电压 B．开关状态 C．交通灯状态 D．无线电载波 10. 十进制数24用8421BCD码表示为（ B ）。 A．10 100 B．0010 0100 C．100100 D．10100 11. 以下门电路中常用于总线传输的为（ A ）。 A．三态(TSL)门 B．集电极开路(OC)门 C．漏极开路(OD)门 D．CMOS与非门

12.下列电路中，不属于组合逻辑电路的是（ C ）。 A译码器 B全加器 C 寄存器 D编码器 13．N个触发器可以构成能寄存（ B ）位二进制数码的寄存器。 A．N-1 B．N C．N+1 D．2N 14．对于JK触发器，欲使新态Qn+1=nQ，应使输入J=K=（ C ）。 A．0 B．Q C．1 D．Q 15．若要设计一个脉冲序列为1101001010的序列脉冲发生器，应选用（ D ）个触发器。 A．2 B．3 C．4 D．10

16．一个五位的二进制加法计数器，由00000状态开始，问经过172个输入脉冲后，此计数器的状态为 。 A）00111 B）00101 C）01000 D）01100 三、判断题（正确打√，错误的打×）

1. 数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。（ √ ） 2. 优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。（ × ） 3. 由逻辑门构成的电路一定是组合逻辑电路。 （ × ） 4. 时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。（ √ ） 5. 由或非门构成的基本SR锁存器，当R=S=0时，触发器的状态为不定。（ × ） 6. 触发器有两个稳定状态：Q=1称为“1”状态；Q=0称为“0”状态。（√ ） 7. 对JK触发器，在时钟信号CP为高电平期间，当J=K=1时，状态会翻转一次。（ × ） 8. 二进制异步加计数器若用上升沿触发的D触发器组成，则应将低位触发器的Q端与相邻高一位触发器的时钟信号CP相连。（ √ ） 9. 若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（ √ ） 10. 逻辑函数F=A+B+CD的反函数F=AB（C+D）。（ √ ） 11. 用数据选择器可实现时序逻辑电路。（ × ） 12. 编码与译码是互逆的过程。（ √ ） 13. 格雷码具有任何相邻码只有一位码元不同的特性。（ √ ） 14. 用数据选择器可实现时序逻辑电路。（ × ） 15. 一个最简的逻辑电路设计方案就是一个最佳的方案。（√ ） 16. 二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。（ √ ） 17. SR锁存器的约束条件RS=0表示不允许出现R=S=1的输入。（ √ ） 18. 触发器有两个稳定状态：Q=1称为“1”状态；Q=0称为“0”状态。（ √ ） 19. 若要实现一个可暂停的一位二进制计数器，控制信号A=0计数，A=1保持，可选用T触发器，且令T=A。（ × ） 20. 二进制异步加计数器若用下降沿触发的D触发器组成，则应将低位触发器的Q端与相邻高一位触发器的时钟信号CP相连。（ × ） 21. 若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。（ × ） 22. 编码与译码是互逆的过程。（ √ ） 23. 逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（ √ ） 24. D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。（× ） 四、化简题 1. 用卡诺图化简法化简逻辑函数L(A,B,C,D)=∑m(0,2,5,7,8,10,13,15)，写出其最简与-或表达式及最简或-与表达式。 解：(1) 由L画出卡诺图，如下图所示。……3’ (2) 画包围圈合并最小项，得最简与-或表达式 LBDBD……3’ 由最简与-或表达式，可得最简或-与表达式为 LBDBDBDBDBDBDBDBD ()()BDBD ……2’

2. 分别用卡诺图法的圈“1”法和圈“0”法化简下列逻辑函数： L(A,B,C,D)=∑m(0～3,5～11,13～15) 解：由L画出卡诺图，如图题4.1(a)所示。……2’ (1) 用圈“1”法化简，如图题4.1(b)所示，可得 LBCD……3’

(2) 用圈“0”法化简，如图题4.1(c)所示，可得 LBCD 对L求非 LBCDBCD……3’

两种方法化简结果相同。

(a) (b) (c) 图题4.1

五、分析设计题 1．试用一片74HC138和适当的逻辑门实现函数实现函数LABCACD。 解：逻辑表达式可以化为LABCCD，令'LBCCD，'LAL则 ……2’ '45374537

4537

LBCDBCDBCDBCDmmmmmmmmYYYY

 ……4’ 则将B、C、D分别接74HC138的地址输入端A2、A1、A0，将A接74HC138的使能输入端E3，在译

码器输出端加一个与非门，即可实现逻辑函数L，逻辑图如图题5.1所示。

D 74HC138 Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

E3

E2

E1

A1

A2

A0

A

B C L & 图题5.1 ……4’ 2．试分析图题5.2所示逻辑电路的功能。 图题5.2 解：(1) 根据逻辑图写出输出函数的逻辑表达式

1iSABC……2’

_____________________________________

11()()iiiCABCABABABC……2’

(2) 列写真值表 A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ……4’ (3) 确定逻辑功能 由真值表可知，该组合逻辑电路完成的是一位全加器的功能，S是和，Ci是向高位的进位。 ……2’

3. 分析图题5.3所示时序电路： (1) 试问它为同步时序电路还是异步时序电路？ (2) 请画出其状态表和状态图。

T0 Q0 Q0 A

CP 1T C1

T1 Q1

Q1

1T C1

&

FF0

FF1

Y

& G1

G2