第五章数字集成电路(基础)
数字集成逻辑电路基础
3.2 逻辑门电路
➢ 用以实现逻辑运算的电路常被称为逻辑门电路
➢ 基本的逻辑运算有与、或、非运算，由这三种基本运算可复合出四 种常用复合逻辑运算，即与非、或非、异或与同或
3.3 晶体管-晶体管逻辑电路
晶体管-晶体管逻辑门电路，也就是常说的TTL门电路，是由双极性晶体管组 成的门电路。TTL门电路包括与、或、非等多种主要逻辑门电路及其逻辑组合。
Apple A7包含超过 10亿个晶体管，晶 粒大小为102mm²
数字集成逻辑电路按工艺可分为： • 双极型集成电路——空穴和自由电子都参与导电
• TTL • ECL（Emitter Coupled Logic） • HTL（High Threshold Logic） • I2L （Integrated Inject Logic） • 单极型集成电路——只有一种载流子导电 • MOS
三极管的放大作用就是：集电极（C极）电流受基极（B极）电流的控 制（假设电源能够提供给集电极足够大的电流的话），并且基极电流很小 的变化，会引起集电极电流很大的变化，且变化满足一定的比例关系：集 电极电流的变化量是基极电流变化量的β倍，即电流变化被放大了β倍，把 β叫做三极管的放大倍数。
三极管的三种工作状态
3.3.1 简单的门电路 （1）二极管与门
电子和空穴带有相反的电荷，它们在扩散过程中要产生复合，结果使 P区和N区中原来的电中性被破坏。 P区失去空穴留下带负电的离子，N 区失去电子留下带正电的离子。 这些离子因物质结构的关系，不能移动， 因此称为空间电荷，它们集中在P区和N区的交界面附近，形成了一个很 薄的空间电荷区（耗尽层），这就是所谓的PN结
3.1.5 MOS模拟开关
（1）单沟道模拟开关
通常在MOS管的栅极加控制开关通断的信号VC，源极接模拟信号输入VI，漏极 输出VO。对于在模拟电路的应用，这类开关有一个严重的缺点：为了保证管子工 作在大信号状态，栅源电压VC-VI在VC为高时，须高于饱和区与线性区交界电压 VGS(L)，在VC为低时须低于阈值电压VT，这就限制模拟信号的最大值不得超过 VH-VGS(L) ，最小值不得低于VL- VT ，限制了模拟信号的变化范围，否则MOS管 将进入饱和区，开关等效电阻随漏源电压变化而变化，不利于信号传输。
模拟电子技术基础第五章 集成运算放大电路
5
第五章 集成运算放大电路
三、集成电路的特点
1. 参数精度不高，受温度影响较大，但对称性好。
2. 电阻值范围有一定局限性，一般在几十欧到几十千 欧之间。 3. 常用三极管代替电阻，尤其是大电阻。
4. 集成电路工艺不适于制造几十皮法以上的电容器， 放大级之间通常采用直接耦合方式。 5. 一般情况下，PNP管只能做成横向的，β值较小 （ β ≤10）。
VT10 R4 Ic10
VT12
VT13
R5
IREF
Ic13
④若要求Ic10 =28μA，试估算电 阻R4的阻值。
22
VT11 -VEE
第五章 集成运算放大电路
解： ①由图可得
I REF VCC VEE 2U BE R5 15 15 2 0.7 mA
VT10 VT12
+VCC
Acd
用以衡量集成运放抑制温漂的能力。多数集成运放 的共模抑制比在80dB以上，高质量的可达160dB。
13
第五章 集成运算放大电路
9. 最大共模输入电压 UIcm
集成运放输入端所能承受的最大共模电压。如超过 此值，集成运放的共模抑制比性能将显著恶化。
10. 最大差模输入电压 UIdm 集成运放反相输入端与同相输入端之间能够承受的 最大电压。若超过此值，输入级差分对管中的一个 管子的发射结可能被反向击穿。
VT13
Ic10
R5
IREF
Ic13
39 0.73mA
VT11
R4
-VEE
第5章-模拟集成电路基础
如果用恒流源来代替Rc，则由于恒流源的直流电阻不大，故恒流源两端的直流电压并不大，但恒流源的动态交流电阻很大，该交流电阻与交流通道中的Rc等效，Au可以大大提高。由于晶体管和场效应管是有源器件， 而上述电路又以它们为负载，故称为有源负载。
5.2.2 有源共射放大电路
有源共射放大电路
5.1.2 集成运放的电路结构特点
（4）因为硅片上不宜制作高阻值电阻，所以在集成运放中常用有源元件（晶体管或场效应管）取代电阻。
（5）集成晶体管和场效应管因制作工艺不同，性能上有较大差异，所以在集成运放中常采用复合形式，以得到各方面性能俱佳的效果。
集成运放电路中的晶体管和场效应管，除了作为放大管外，还构成电流源电路，为各级提供合适的静态电流，或作为有源负载取代高阻值的电阻，从而增大放大电路的电压放大倍数。本节将介绍常见的电流源电路以及有源负载的应用。
差动放大器共有四种输入输出方式: 1. 双端输入、双端输出（双入双出） 2. 双端输入、单端输出（双入单出） 3. 单端输入、双端输出（单入双出） 4. 单端输入、单端输出（单入单出） 主要讨论的问题有： 差模电压放大倍数 共模电压放大倍数 差模输入电阻 输出电阻 共模抑制比
例一：图示电路是型号为F007的通用型集成运放的电流源部分。其中T10与T11为纵向NPN管；T12与T13是横向PNP型管，其β均为5。各管的b-e间电压值均约为0.7V。试求出各管的集电极电流。
数字电子技术基础课件阎石主编第五版第五章
转换步骤：
（1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有 触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个 方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。
JK触发器→RS触发器
变换RS触发器的特性方程，使之形式与JK触发器的特性 方程一致：
1 1
J=1 K=1时，
Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1；
Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。
Q*=Q′
JK触发器的特性表
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 1 0
特性 方程
Q * S R Q SR 0
CLK下降沿到来时有效
例5.4.1
Q * S R Q SR 0
2.主从JK触发器
Q S R Q
*
S JQ
R KQ
J Q ( KQ ) Q J Q K Q CLK 下降沿时有效
例5.5.1 已知D和CP的波 形，试画出Q的 波形。设触发器 初始状态为0。
课堂练习
题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的
初始状态为0.
D CP
D
Q
Q1
D
D
Q
Q2
CP
D CP
D
Q
Q1
CP D
Q1
D CP
D
Q
Q2
CP D Q2
5.6 触发器的逻辑功能及其描述方法
第5篇 数字集成电路系统设计
第五章 数字集成电路系统设计
另一种方法是采用场效应管作为编程开关，编程 数据储存于EPROM、EEPROM、FLASH RAM等可重 复擦写的存储器中。这类器件灵活性大，适用于不同 的场合。缺点是价格较高。
图 5 - 19 和图 5 - 20 分别是可编程与阵列和可编 程或阵列的实际电路结构及其等效电路举例。
乘 积项
P1 P2 P3 P4
乘 积项
F(P 1, P 2, P 3, P 4) GN D
P1 P2 P3 P4
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
GN D
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
图 5 - 20 可编程或阵列及其等效电路举例
第五章 数字集成电路系统设计
第五章 数字集成电路系统设计
GAL器件的输出级OLMC的电路结构如图5 - 27 所 示。 从图中可以看出, OLMC主要由一个D触发器, 一 个用于选择输出方式和极性的 4 输入多路选择器（4-1 MUX）和一个用于选择反馈信号的两输入数据选择器 （2-1 MUX）构成。
第五章 数字集成电路系统设计
F1＝ P 3＋ P 5＋ P 7
F2＝ P 2＋ P 4＋ P 5＋ P 6
F3＝ P 1＋ P 2＋ P 7
P1
P3
P5
P7
P2
P4
P6
图 5 - 21 用可编程与/或阵列实现给定逻辑功能的实例
第五章 数字集成电路系统设计
2. 可编程逻辑器件的输出结构 PLD输出部分的主要作用是提供输出信号的极性选 择， 控制三态输入/输出， 输出信号的寄存与反馈等。 图5 - 22 所示是PLD器件几种常见的输出极性： 同 相输出、 反相输出、 互补输出和可编程极性选择输出。
数字集成电路分析与设计 第五章答案
CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
第五章答案模拟集成电路基础
第五章答案 模拟集成电路基础1．直接耦合放大电路有哪些主要特点？ 优点：1)电路中无电容，便于集成化。
2)可放大缓慢变化的信号。
缺点：1)各级放大器静态工作点相互影响。
• 2) 输出温度漂移严重。
2．集成运算放大器的内部电路由哪几部分组成？各部分的作用是什么？ 集成运算放大器的内部电路通常都由输入级、中间级、输出级及偏置电路组成。
差分输入级提供了与输出端成同相和反相关系的两个输入端。
差分电路有很好的对称特性，可以提高整个电路抑制零漂的能力和其他方面的性能。
中间级主要是提供足够高的电压增益，多由一级或多级共射（共源）放大电路组成。
输出级主要是向负载提供足够的功率，属于功率放大。
偏置电路是为各级放大电路建立合适的静态工作点，它常采用各种形式的电流源电路，为各级提供小而稳定的偏置电流。
3．简述镜像电流源的工作原理及其优缺点。
CC BE o REF V V I I R-≈=，当电源V CC 和R 确定后，I REF 就确定了，不管T 2集电极支路中的负载R L 如何，I o 总是等于I REF ，二者关系像一面镜子，所以称电路为镜像电流源。
这种电流源的优点是结构简单，两三极管的V BE 有一定的相互温度补偿作用。
但是，它也存在以下不足之处：① 受电源的影响大。
当V CC 变化时，I C2也同样随之变化。
因此，这种电流源不适用于电源电压大幅度变动的场合。
② 镜像电流源电路适用于较大工作电流（毫安数量级）的场合。
③ 由于恒流特性不够理想，三极管c 、e 极间电压变化时，i c 也会作相应的变化，即电流源的输出电阻r o 还不够大。
4．简述微电流源的工作原理及其特点。
V BE1−V BE2=∆V BE =I E2 R e ≈I C2 R e , 因此，即使I C1比较大，但由于R e 的存在，将使输出电流I C2＜I C1，即在R 不太大的情况下，也能获得微小输出电流。
与镜像电流源相比，微电流源具有以下特点：①一般∆V BE 很小（约几十毫伏），因而采用不大的R e 即可获得较小的输出电流I C2（微安数量级），因而称为微电流源。
电子线路基础第五章详解
选用两只特性完全相同 的异型晶体管 ，轮流工作在 乙类状态。 乙类状态。 从而在负载上获得完整的输出波形。
467
1).电路结构
（1）VT1 和 VT2 是一对对 称的异型晶体管； 称的异型晶体管； （2） VT1 和 VT 分别与 RL 2 负载组成射极跟随器； 负载组成射极跟随器； （3）采用 ± U CC 两组电源 供电。 供电。 两管交替工作， 两管交替工作，一只在输入 信号正半周导通， 信号正半周导通，另一只在负半 周导通，犹如一推一挽， 周导通，犹如一推一挽，在负载 上合成完整的波形。 上合成完整的波形。
po π ηc = = ξ pU 4
可见，乙类推挽功放的集电极效率与电压利用系数ξ成正比。 可见，乙类推挽功放的集电极效率与电压利用系数ξ成正比。
1 当ξ＝ 时，效率最高
η c max = π
4 = 78.5%
477
称为理论极限效率。 ηcmax称为理论极限效率。
4).对晶体管的要求 4).对晶体管的要求
U CESN
传输特性的斜率为什么为 1？
515
4
5.1 概述
2.两者的设计思想正好相反 2.两者的设计思想正好相反
分立元件电路：尽量少用晶体管，以降低成本； 分立元件电路：尽量少用晶体管，以降低成本； 集成电路：则尽量减少电阻、电容等无源器件， 集成电路：则尽量减少电阻、电容等无源器件，用晶体管等 有源器件所取代。 有源器件所取代。
3.同一集成电路中的元件参数一致性和温度 3.同一集成电路中的元件参数一致性和温度 均一性较好，很容易制造对称性较高的电路。 均一性较好，很容易制造对称性较高的电路。
（1）集电极功耗Pc ：每管的集电极损耗。
数字集成电路周润德课后题
数字集成电路周润德课后题哎呀，宝子们，这数字集成电路周润德课后题可真是有点小挑战呢，但咱不怕，来一起好好研究研究。
1. 第一章课后题第1题：简述数字集成电路的基本概念。
（5分）答案：数字集成电路是将大量的晶体管和其他电子元件集成在一块半导体芯片上，用来处理数字信号的电路。
数字信号是离散的，只有0和1两种状态。
第2题：数字集成电路有哪些主要的分类方式？（5分）答案：按功能可分为组合逻辑电路和时序逻辑电路；按集成度可分为小规模集成电路、中规模集成电路、大规模集成电路和超大规模集成电路等。
第3题：请列举三个常见的数字集成电路芯片。
（5分）答案：74系列芯片（如74LS00）、4000系列芯片、微处理器芯片（如Intel 8086）。
2. 第二章课后题第1题：解释逻辑门的作用。
（5分）答案：逻辑门是数字集成电路的基本构建块，它对输入的数字信号进行逻辑运算，产生相应的输出信号。
例如，与门只有当所有输入为1时输出才为1，或门只要有一个输入为1输出就为1等。
第2题：画出与非门的逻辑符号和真值表。
（5分）答案：与非门的逻辑符号是一个与门后面加一个小圆圈（表示取反）。
真值表为：输入A和B，当A = 0，B = 0时，输出为1；当A = 0，B = 1时，输出为1；当A = 1，B = 0时，输出为1；当A = 1，B = 1时，输出为0。
第3题：如何用基本逻辑门构建一个异或门？（5分）答案：可以用与门、或门和非门构建。
异或门的表达式为A⊕B=(A·¬B)+(¬A·B)，先分别构建A·¬B和¬A·B这两个部分，然后用或门将它们连接起来。
3. 第三章课后题第1题：什么是时序逻辑电路的状态？（5分）答案：时序逻辑电路的状态是指电路在某一时刻存储的信息，它由电路内部的触发器等存储元件的状态决定。
第2题：描述D触发器的工作原理。
（5分）答案：D触发器在时钟信号的上升沿（或下降沿，取决于具体的触发器类型），将输入D的值存储到触发器内部，并将该值输出。
北大数字集成电路课件--5_verilog的符号标识
标识符(identifiers) 标识符
• 有效标识符举例： 有效标识符举例： shift_reg_a busa_index _bus3 • 无效标识符举例： 无效标识符举例： 34net a*b_net n@238 • // 开头不是字母或“_” 开头不是字母或“ // 包含了非字母或数字， “$” “_” 包含了非字母或数字， //包含了非字母或数字， “$” “_” 包含了非字母或数字， 包含了非字母或数字
• ( `)符号说明一个编译指导 符号说明一个编译指导 • 这些编译指导使仿真编译器进行一些特殊的操作 • 编译指导一直保持有效直到被覆盖或解除
• `resetall 复位所有的编译指导为缺省值，应该在其它 复位所有的编译指导为缺省值，
编译指导之前使用
文本替换(substitution) - `define 文本替换