集成电路设计 lab2-inverter-layout-PPT精品文档
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集成电路CAD版图设计PPT课件
并转（2）继续执行；若不满足 件，则转（4）。
（4）检查A=ɸ
若不满足条件，i=i+1，转（1）产生新的划分集；否则结束划 分过程，输出划分结果。
14
简单连接度划分示例
解：设有待划分集合A=｛a，b，c，d｝ Con(a，A-a)=3 Con(b，A-b)=6 Con(c，A-c)=2 Con(d，A-d)=3 （1）∵Con(c，A-c)最小，将其选出，则Ai=｛c｝, A=｛a，b，d｝； （2）虽然d与b与Ai的连接度相同，但Dis(Ai,d)﹤Dis(Ai,b)，选中d； （3）检查，测定满足条件，即S、E均满足条件（面积和边界连线端子的约束）。Ai=｛c，
7
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max E max
，是否符合给出的面积和出线端的限 制条件。
如满足条件则
AAi
集成电路CAD版图设计PPT课件
7
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
《数字集成电路设计》PPT课件
② x和z值 在数字电路中，x代表不定值，z代表高阻值。 例如： 8’b1001xxxx 表示位宽8的二进制数第四位为不定值。
ⅱ. Parameter常数
在Verilog中，用parameter定义一个标识符代表一个常量，称为符 号常量。采用标识符代表一个常量可提高程序的可读性和可维护 性。其定义结构如下：
Verilog HDL程序模块包括模块名、输入输出端口说明、 内部信号说明、逻辑功能定义等几部分。
程序模板如下：
module <模块名>(<输入、输出模块列表>); /*端口描述*/ input <输入端口列表>; output <输出端口列表>;
/*内部信号说明*/ wire //nets型变量 reg //register变量 integer //常数
位运算是对两个操作数相应位进行运算操作数的位数是不变的而缩减运算时针对单个操作数先将操作数的第一位于第二位进行运算再将结果与第三位进行运算以此类推直到最后一位其结果是一个一位二进制数
数字集成电路设计
FPGA结构与设计流程
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵 列，是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，即 解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
wire[n:1] 变量名1，变量名2，……，变量名n；
ⅱ. register型变量
register型变量对应于具有状态保持作用的电路元件，如触发器，锁 存器等。它只有明确地赋值后才能对其他变量赋值，重新赋值前一 直保持原值。在设计中，此类变量必须放在块语句(always语句)中， 通过过程语句赋值。同一个register型变量只能在一个块语句中重复 赋值，而不能同时在多个块语句中重复赋值使用。register型变量包 括reg型和integer型。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
2020/9/21
25
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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2020/9/21
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
2020/9/21
13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
集成电路设计基础 (2)PPT课件
06.11.2020
《模拟集成电路基础》
12
输入描述语句的规定
名称
第一个字符必须是A到Z的某一个字符，其它位字 符没有限制。
前8个字符有效。 在描述元件时第一个字符必须是规定的元件类型
字母。
节点编号
电路的节点编号一般采用正整数，可以不连续。 也可以用字符串代替节点编号。
接地点必须规定为0节点 。
06.11.2020
《模拟集成电路基础》
7
SPICE
主要针对由元件、半导体器件、电源等组成 的电路作分析。
可以用于电路交流小信号分析。
如频域分析、噪声分析等
还可用来进行瞬态分析、温度特性分析等。
06.11.2020
《模拟集成电路基础》
8
§ 8.2 电路描述语句
SPICE文件是由一系列电路描述行和 控制行组成的。要使计算机正确识 别，电路描述语句必须遵循一定的 语法规定。
06.11.2020
《模拟集成电路基础》
9
SPICE输入描述语句的构成
标题语句
描述文件的第一行。 SPICE将第一行作为标题行打印而不作为电路的
一部分进行分析。 这一行必须设置。
注释语句
《模拟集成电路基础》
13
输入描述语句的规定
元件参数值
元件参数值写在与该元件相连的节点后面，其值 可用整数、浮点数书写，后面可跟比例因子和单 位后缀 。
比例因子后缀有： F＝1E-15；P=1E-12； N=1E-9；U=1E-6；MIL=25.4E-6；M=1E-3； K=1E3；MEG＝1E6；G＝lE9；T=1E12
如果没有比例因子后缀，那么头一个后缀就可能 是单位后缀，SPICE总是忽略单位后缀 。
数字集成电路实验说明(Lab1 and Lab2)
也包括制作NMOS衬底接触的掺杂
Digital IntegratedMicroelectronics School of Circuits
EE141 18
Combinational Circuits
6 形成contact孔以及欧姆接触的重掺杂
Digital IntegratedMicroelectronics School of Circuits
低功耗设计 Synopsys Epic 布局布线 后仿真 Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage
Digital IntegratedMicroelectronics School of Circuits
Digital IntegratedMicroelectronics School of Circuits
EE141
10
Combinational Circuits
4 建立库和单元
（1）建立一个库
说明：库的名字包含自己的名字和学号的个人信息，以便检 查。 如：刘丽萍（学号：07060241X08），建的库名为LLP06 杨国强（学号：0706024219），建的库名为ygq19
EE141
29
Combinational Circuits
Cadence 概述
全球最大的 EDA 公司 提供系统级至版图级的全线解决方案 系统底杂，工具众多，不易入手 除综合外，在系统设计，在前端设计输入 和仿真，自动布局布线，版图设计和验证 等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一
EE141
4
Combinational Circuits
单元2集成逻辑门电路PPT课件
74LS00
1 2 34567
A
BC
逻辑电平
逻 a逻 逻 逻 逻 逻 逻 逻 逻 IC逻 逻 逻 逻 逻 逻 逻
逻 b逻 逻 逻 逻 逻 逻 逻 逻 逻
单元 2 集成逻辑门电路
二、算术运算与电路
1.二进制运算 (1)加法：两个一位二进制数相加，可能的4种组合
（a）74LS51引脚排列图
逻辑电平 （b）与或非门逻辑功能测试接线图
单元 2 集成逻辑门电路
74LS51是双2路2-2输入与 或非门电路，引脚排列如图 (a)所示，测试其逻辑功能的 接线方法如图(b)所示。将测 试结果记录在表中，判断是 否满足其逻辑功能。
A B CD Y
0 0 00 0001 0010 0011 0100 0101 1110 1111 1000 1001 1010 1011 1100 1101 1110 1 1 11
造含有与非门、与门和反相器的电路，如图(a)所示。 并写出逻辑表达式。
使用集成芯片74LS00实现。逻辑电路连接74LS00 的IC外部引脚，如图(b)所示。
单元 2 集成逻辑门电路
电平显示 F
F ABC
VCC
74LS00
反相器
与门
A
1
&
2
34
&
12
6
&
11
5
13
10
B
& 8F
9
C
14 13 12 11 10 9 8
0 0
0 1
1 0
1 0
引脚排列如图(a)所示，测试其 0 1 0 1
逻辑功能的接线方法如图(b)所
1110 1111
示。将测试结果记录在表中，判 1 0 0 0
1 2 34567
A
BC
逻辑电平
逻 a逻 逻 逻 逻 逻 逻 逻 逻 IC逻 逻 逻 逻 逻 逻 逻
逻 b逻 逻 逻 逻 逻 逻 逻 逻 逻
单元 2 集成逻辑门电路
二、算术运算与电路
1.二进制运算 (1)加法：两个一位二进制数相加，可能的4种组合
（a）74LS51引脚排列图
逻辑电平 （b）与或非门逻辑功能测试接线图
单元 2 集成逻辑门电路
74LS51是双2路2-2输入与 或非门电路，引脚排列如图 (a)所示，测试其逻辑功能的 接线方法如图(b)所示。将测 试结果记录在表中，判断是 否满足其逻辑功能。
A B CD Y
0 0 00 0001 0010 0011 0100 0101 1110 1111 1000 1001 1010 1011 1100 1101 1110 1 1 11
造含有与非门、与门和反相器的电路，如图(a)所示。 并写出逻辑表达式。
使用集成芯片74LS00实现。逻辑电路连接74LS00 的IC外部引脚，如图(b)所示。
单元 2 集成逻辑门电路
电平显示 F
F ABC
VCC
74LS00
反相器
与门
A
1
&
2
34
&
12
6
&
11
5
13
10
B
& 8F
9
C
14 13 12 11 10 9 8
0 0
0 1
1 0
1 0
引脚排列如图(a)所示，测试其 0 1 0 1
逻辑功能的接线方法如图(b)所
1110 1111
示。将测试结果记录在表中，判 1 0 0 0
集成电路模拟版图设计基础ppt课件
4.2 LVS工具不仅能检 查器件和布线，而 且还能确认器件的 值和类型是否正确。
4. LVS文件
4.3 Environment
setting：
1) 将决定你用几层的 金属，选择一些你 所需要的验证检查。
2) 选择用命令界面运 行LVS，定义查看 LVS报告文件及LVS 报错个数。
定义金 属层数
关闭ERC 检查
2.2互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
ppt课件
11
2.1 器件
2.1.1 MOS管
NMOS
PMOS
MOS管剖面图
2.1 器件
2.1.1 MOS管
NMOS工艺层立体图
ppt课件
NMOS版图
13
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例
ppt课件
26
3. 版图编辑器 6) virtuoso编辑器 --版图编辑菜单
ppt课件
27
3. 版图编辑器 7) virtuoso编辑器 --显示窗口
ppt课件
28
3. 版图编辑器 8) virtuoso编辑器 --版图显示
ppt课件
29
3. 版图编辑器 9) virtuoso编辑器--数据流格式版图输出
ppt课件
39
1. 必要文件
PDK
*.tf display.drf
DRC LVS cds.lib .cdsenv .cdsinit
ppt课件
40
2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的
4. LVS文件
4.3 Environment
setting：
1) 将决定你用几层的 金属，选择一些你 所需要的验证检查。
2) 选择用命令界面运 行LVS，定义查看 LVS报告文件及LVS 报错个数。
定义金 属层数
关闭ERC 检查
2.2互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
ppt课件
11
2.1 器件
2.1.1 MOS管
NMOS
PMOS
MOS管剖面图
2.1 器件
2.1.1 MOS管
NMOS工艺层立体图
ppt课件
NMOS版图
13
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例
ppt课件
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3. 版图编辑器 6) virtuoso编辑器 --版图编辑菜单
ppt课件
27
3. 版图编辑器 7) virtuoso编辑器 --显示窗口
ppt课件
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3. 版图编辑器 8) virtuoso编辑器 --版图显示
ppt课件
29
3. 版图编辑器 9) virtuoso编辑器--数据流格式版图输出
ppt课件
39
1. 必要文件
PDK
*.tf display.drf
DRC LVS cds.lib .cdsenv .cdsinit
ppt课件
40
2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的
《集成电路设计导论》PPT课件
7
Foundry
设计中心
寄存器传输 级行为描述
单元库
布局布线
向 Foundry 提供 网表
行为仿真 综合
逻辑网表 逻辑模拟
掩膜版图
生成 延迟 版图检查 / 网表和参数提取 文 件
/ 网表一致性检查
后仿真 产生测试向量
制版 / 流片 /测试/封装
8
门阵列法设计流程图
门阵列方法的设计特点：设计周期短，设计成本低，适 合设计适当规模、中等性能、要求设计时间短、数量相 对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。
10
SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单 元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和 布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的 前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体 设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道 间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行 的。
时钟产生 单元
A/D
脚
通用单元法示意图
13
BB单元：
较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可 以用GA、SC、PLD或全定制方法设计。
BB布图特点：
任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道。
BB方法特点：
较大的设计自由度，可以在版图和性能上得到最佳的优化。
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
1
集成电路设计步骤
Foundry
设计中心
寄存器传输 级行为描述
单元库
布局布线
向 Foundry 提供 网表
行为仿真 综合
逻辑网表 逻辑模拟
掩膜版图
生成 延迟 版图检查 / 网表和参数提取 文 件
/ 网表一致性检查
后仿真 产生测试向量
制版 / 流片 /测试/封装
8
门阵列法设计流程图
门阵列方法的设计特点：设计周期短，设计成本低，适 合设计适当规模、中等性能、要求设计时间短、数量相 对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。
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SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单 元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和 布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的 前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体 设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道 间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行 的。
时钟产生 单元
A/D
脚
通用单元法示意图
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BB单元：
较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可 以用GA、SC、PLD或全定制方法设计。
BB布图特点：
任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道。
BB方法特点：
较大的设计自由度，可以在版图和性能上得到最佳的优化。
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
1
集成电路设计步骤
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
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大连理工大学 集成电路课程设计
12
余隽, 8470 6184 ，junyu@
2019/3/9
大连理工大学 集成电路课程设计
13
余隽, 8470 6184 ，junyu@
自动弹出calibre-DRC RCE（看结果的窗口） 双击一个错误，查看和分析错误原因。 面积错误在本例中忽略。
2019/3/9 大连理工大学 集成电路课程设计
3
余隽, 8470 6184 ，junyu@
全定制设计倒相器版图
目的：充分理解版图设计的规则（DRC， LVS），熟练运用mentor的icstudio软件 和calibre软件进行版图设计与验证。
2019/3/9
大连理工大学 集成电路课程设计
2019/3/9
大连理工大学 集成电路课程设计
15
余隽, 8470 6184 ，junyu@
2， Poly_M1_NP
包括的层次： PolyG, CO, M1,PP
Copy Poly_M1_PP Pasterename Poly_M1_NP 打开Poly_M1_NP的layout，将外面的PP层改为 NP层：左键选中，快捷键q，改Layer 完成后保存。可做DRC检查。
2019/3/9
大连理工大学 集成电路课程设计
14
余隽, 8470 6184 ，junyu@
常见错误：距离过小。将在layout图中高亮显示。 修改： 移动边缘：注意layout窗口下方 Mouse: L : full selection 按键 F4 后 Mouse: L : partial selection 做标尺后移动边缘. 再按F4回到full selection. 修改后存盘再做DRC。同意overwrite。 通过DRC后，关闭视图。
ቤተ መጻሕፍቲ ባይዱ
M1比Cont大0.05 Poly比cont大0.07 PP比Poly大0.2 (保证poly掺杂，电阻小)
2019/3/9
大连理工大学 集成电路课程设计
11
余隽, 8470 6184 ，junyu@
Save Toolscalibrerun drc
2019/3/9
2019/3/9
大连理工大学 集成电路课程设计
8
余隽, 8470 6184 ，junyu@
setup grid 0.005 调整工作区大小到能看见格点 放大：滚轮上滚，或 Ctrl-z 缩小：滚轮下滚，或 Shift-z
包括的层次： PolyG, CO, M1,PP
2019/3/9
2
余隽, 8470 6184 ，junyu@
使用的Mentor软件IC Flow
ICstudio—organize and maintain project data.
Design Architect-IC — Capture schematics, setup and control simulation.
大连理工大学 电子与信息工程学院
集成电路课程设计
余隽 讲师 Tel: 84706184 Dalian University of technology
余隽, 8470 6184 ，junyu@
回顾：IC全定制设计步骤
1. 2. 3. 4. 5.
6.
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3， Pdiff_M1
包括的层次： PP, OD, CO, M1
新建Pdiff_M1单元的layout视图. 作图规则如下：
CO: 0.16 M1:CO+ 0.05 OD:CO+ 0.07 PP:OD+ 0.07
M2
MET1TEXT
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第2层金属
金属1的端口标识
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倒相器版图设计
版图的层次
via cont cont
via cont
oxide
met2 met1 poly ndiff pdiff
nwell
4
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根据drc文件及本次设计的要求，我们用到的工艺层如下： 层名 NWELL 层号 3 说明 N阱
OD
POLYG PP NP CO M1 VIA1
6
17 25 26 30 31 51
薄氧，掺杂区
多晶硅 P+ 注入 N+ 注入 接触孔 第1层金属 1，2层金属的过孔
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Layer palette CO (30) Add rectangle 边长0.16
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7. 8. 9.
Create schematic Create Symbol Create a Testbench Schematic Set Up and run Simulation Viewing Waveforms Create Layout DRC LVS PEX
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Eldo/Ezwave — Simulate design and the associated waveform viewing applications. IC Station — Layout IC.
Calibre — Verify design including DRC, LVS and PEX.
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1, Poly_M1_PP(命名可用下划线)
New group parts Poly_M1_PP