数字系统测试与可测性设计实验指导书-ATPG应用
2013年版数字系统设计(双语)实验指导书(1)
数字系统设计实验指导书Experiments Handbook of Digital System Design实验一：8位简单算逻运算单元电路设计8 bit Simple ALU实验学时：4学时实验类型：设计型一、目的与任务要求学生在理论课学习的基础上，掌握采用Verilog HDL、基于自顶向下的模块化设计方法；掌握在Quartus II EDA平台进行设计输入、编译、仿真的全过程。
二、内容与要求1. 内容在Quartus II EDA平台上，运用基于模块化的设计方法，采用Verilog HDL，设计一个8位简单ALU及其数据通道，功能如表，分别根据操作码实现加、减、逻辑与、或等八种运算，数据通道在读写命令控制下，完成从寄存器读出操作数及写入运算结果。
要求：其输入操作数为实验学生学号末尾开始尽量非零的四位数对应的8421码组合（例如，学号11070023两个操作数分别为32和71，对应的8421码00110010，2.要求预习实验内容，编写Verilog HDL程序。
课上，进行编程输入、编译、时序仿真。
课后写出实验报告（实验名称、实验内容、顶层框图、V erilog HDL程序、仿真波形、资源分配、实验小结）三、考核与成绩评定本实验为学生必做实验，本实验分值为20 分考核内容：预习25%，实验过程50%，实验报告25%。
成绩评定方法：根据考核内容进行综合评定。
四、实验说明本实验的重点在于自顶向下的模块化设计的概念及设计方法。
五、参考资料ALU及数据通道参考教材《VerilogHDL高级数字系统设计》P478和P208实验三、基于循环算法的数字签名分析电路的验证Verification of Repetitive Algorithm based Digital SignatureAnalysis Circuit实验学时：2 实验类型：验证型一、目的与任务：要求学生在理论课学习的基础上，分析基于CRC码进行数字签名验证功能需求，学习用Verilog HDL中循环算法进行行为建模的功能设计，在EDA平台-QuartusII下，完成设计的输入及编译综合以及仿真验证。
ATP使用说明
操作注意事项及使用限制重要：海净纳产品设计构造安全，如果根据提供的文件正确使用并且完全遵守该手册所列的注意事项，那么完全没有健康威胁。
重要：手册使用者必须意识到该部件及其附件的潜在危险。
在操作前所有的操作者必须熟悉该部分所列的安全注意事项及警告。
如果不按照生产商说明进行使用，设备提供的保护可能会受到损害。
需要遵守的预防措施涉及到所有固态电子设施的运输机使用以及Ultrasanp设施的操作。
注意事项如下：操作环境及静电注意事项：警告：不要在任何曾经或是被认为曾经暴露于爆炸性或是易燃气体及水蒸气的环境中使用该设备。
注意事项：不要在直射阳光下使用该设备，因为这样可能会影响它的性能。
不要把该设备放在直射阳光下，即使是关闭状态也不可以。
注意事项：不要在极端温度下放置或操作该设备（参照第十部分），尽量减少静电接触。
设备操作及使用：注意事项：在正常使用，存储及运输过程中，要小心把设备掉在地上或是使其遭受任何剧烈的力。
注意事项：为了防止受到伤害或窒息，在容易卡进机器的地方不要使用设备颈圈。
电池警告：仅使用非充电型碱性电池或是镍氢或镍镉电池，型号按照第十部分所示。
注意事项：所有电池应该按照当地条例进行处理。
Ultrasanp设施的使用及插入注意事项：在使用拭子前，请参阅Ultrasanp数据资料和插入程序的细节说明，同时还应遵守联邦国家和地方的环境法规。
注意：不要用蛮力将拭子插入设备。
不要试图将除认可拭子以外其他部件插入设备。
注意：在插入仪器前，要确保拭子洁净，干燥。
键盘按钮：注意事项：按键时，不要用力过大。
RS232连接器警告：与设备顶端RS232接口相连接的电脑设备必须符合BSEN60950/IEC950标准。
仪器部件及维修设备内部没有操作者可使用部件。
不得任意拆卸仪器部件，否则保修作废。
电子电器废物指示该设备处置应该遵循欧盟电子电器废物指示2002/96/EC.警告：不要把该设备处理到未经分类的城市垃圾或是公共垃圾填埋场。
《数字系统设计》实验指导书
数字系统设计实验指导书编者：陈汉林电子信息工程系2007 年 7月目录第一部分《数字系统设计》实验说明 (2)一、考核方式及成绩评定参考标准 (2)二、实验报告格式要求 (2)三、进度安排 (3)四、注意事项 (3)第二部分《数字系统设计》实验项目 (4)实验一出租车计费系统设计 (4)实验二频率计设计 (5)第三部分GEXIN EDAPRO/240H实验仪 (8)第四部分KH-310智能型可编程数字开发系统芯片IO对照表 (21)1第一部分《数字系统设计》实验说明一、考核方式及成绩评定参考标准每个实验设计结束后要求提交实验报告，并通过老师验收。
每次实验成绩由实验报告和验收成绩共同决定。
评分标准如下：1.根据实验拟定设计方案，简述系统工作原理，画出系统工作原理框图；（15分）2.根据技术指标要求，完成各单元电路的设计；（15分）3.总体程序框架合理、结构清晰明了；（10分）4.系统功能实现正确，仿真结果正确，在实验系统上运行正确；（30分）5.有创新点，扩展功能的实现；（10分）6.实验报告格式正确，内容完整，描述清楚，画图工整。
（20分）二、实验报告格式要求《数字系统设计》实验报告采用统一格式，包括字体、图文要求，如果格式不符，则根据情况给予扣分。
书写格式:1.报告用A4纸打印。
2.报告最多不超过10页。
3.页面设置：上2，下2，左2，右2，页眉1.5，页脚1.75。
4.采用单倍行距，标准字符间距，西文、数字等符号均采用Times New Roman 体字。
5.标题用五号黑体字，正文用五号宋体字。
6.每个表格应有自己的表序和表题，表序和表题应写在表格上方正中，表序后空一格书写表题。
表序为：表1、表2……，表格内容为小5号宋体字，表序和表题为小5号黑体字。
7.插图必须精心制作，不得徒手画，照片图应清晰，线条要匀称，图面要整洁美观。
每幅插图应有图序和图题，图序和图题应放在图位下方居中处。
图序为：图1、图2…….，图序和图题用小5号黑体字。
数字系统设计及实验实验报告
数字系统设计及实验实验报告一、实验目的数字系统设计及实验课程旨在让我们深入理解数字逻辑的基本概念和原理，掌握数字系统的设计方法和实现技术。
通过实验，我们能够将理论知识应用于实际，提高解决问题的能力和实践动手能力。
本次实验的具体目的包括：1、熟悉数字电路的基本逻辑门、组合逻辑电路和时序逻辑电路的设计方法。
2、掌握使用硬件描述语言（如 Verilog 或 VHDL）进行数字系统建模和设计。
3、学会使用相关的电子设计自动化（EDA）工具进行电路的仿真、综合和实现。
4、培养团队合作精神和工程实践能力，提高解决实际问题的综合素质。
二、实验设备和工具1、计算机：用于编写代码、进行仿真和综合。
2、 EDA 软件：如 Quartus II、ModelSim 等。
3、实验开发板：提供硬件平台进行电路的下载和测试。
4、数字万用表、示波器等测量仪器：用于检测电路的性能和信号。
三、实验内容1、基本逻辑门电路的设计与实现设计并实现与门、或门、非门、与非门、或非门和异或门等基本逻辑门电路。
使用 EDA 工具进行仿真，验证逻辑功能的正确性。
在实验开发板上下载并测试实际电路。
2、组合逻辑电路的设计与实现设计一个 4 位加法器，实现两个 4 位二进制数的相加。
设计一个编码器和译码器，实现数字信号的编码和解码。
设计一个数据选择器，根据控制信号选择不同的输入数据。
3、时序逻辑电路的设计与实现设计一个同步计数器，实现模 10 计数功能。
设计一个移位寄存器，实现数据的移位存储功能。
设计一个有限状态机（FSM），实现简单的状态转换和控制逻辑。
四、实验步骤1、设计方案的确定根据实验要求，分析问题，确定电路的功能和性能指标。
选择合适的逻辑器件和设计方法，制定详细的设计方案。
2、代码编写使用硬件描述语言（如 Verilog 或 VHDL）编写电路的代码。
遵循代码规范，注重代码的可读性和可维护性。
3、仿真验证在 EDA 工具中对编写的代码进行仿真，输入不同的测试向量，观察输出结果是否符合预期。
CBTC系统ATP／ATO软件的开发与测试
CBTC系统ATP／ATO软件的开发与测试本文主要介绍城市轨道交通列车自动防护子系统/列车自动驾驶子系统（ATP/ATO）软件的结构和功能设计，并详述ATP/ATO软件的分析和测试方法。
标签：ATP/ATO；轨道交通；软件开发；分析和测试1 引言ATP/ATO，即列车自动防护子系统/列车自动驾驶子系统，是城市轨道交通基于通信的列车控制系统（CBTC）的核心组成部分。
CBTC系统软件由操作系统、支持软件、应用软件等组成。
作为CBTC系统核心应用软件，ATP/ATO软件的设计和开发遵循ISO9001、GB/T7828、欧洲铁路安全标准EN50128等的要求，并遵循故障-安全原则。
ATP/ATO系统软件的开发主要采用EN50128建议的“V模型”进行开发，并采用功能化、模块化设计，以降低软件复杂度。
同时，软件设计采取必要的容错和避错设计策略，如选用“3取2”或“2乘2取2”安全计算机平台，以保证软件执行的正确性和安全性。
2 软件结构设计X作为CBTC系统软件的重要组成部分，ATP/ATO系统软件开发全部秉持“高内聚、低耦合”的理念，采用模块化结构，遵循故障导向安全的设计原则，按照EN50128标准的相关要求和软件生命周期流程相关内容，最大程度地保证系统软件的安全性和可靠性。
具体来说，就是将整个系统分成若干个组成模块，各个模块除能实现某一功能外，还具备可移植性，即只需进行关键参数的配置，便可作为组成模块被应用到其它的系统中。
3 子系统软件设计3.1 车载ATP软件车载ATP子系统是CBTC系统列车车载部分的核心控制设备，主要用以防止由于列车敌对运行所引起的冲撞、由于非正常的车门打开、列车退行等事故而使旅客发生危险、由于列车超过土建限制速度（或命令速度）而导致对线路的损害或者使列车发生危险等情况。
3.2 地面ATP软件地面ATP设备主要由区域控制器ZC、数据存储单元DSU、轨旁电子单元LEU等构成。
其中，ZC和DSU均采用“2乘2取2”冗余结构的安全计算机平台。
SOC设计中
SOC设计中的 at-speed ATPG摘要：SOC(片上系统集成)已成为VLSI(超大规模集成电路)设计的主流方法。
它由于设计周期短，设计可重用性好，可靠性高等优点而被广泛应用。
随着工艺和系统性能的不断提高, 更复杂, 更高速SOC设计DFT(可测性设计) 提出了更高的要求. 本文将讨论为什么要at-speed 的测试, 它对设计有什么要求, 如何实现, 并结合一个SOC 设计的实例进行讨论。
关键词：可测性设计，SOC，at-speed.1、简介今天的SOC 设计运行频率不断提高, 设计的时序收敛则依赖于EDA工具, 而EDA工具在优化时序时, 一旦设计中的关键路径(critical path)满足了约束(constrain), 就停止继续优化. 这意味着设计的余量(margin)很小.当设计余量如此之小时, 现代工艺的小尺寸影响将使多种因素可能导致生产出来的芯片达不到设计的性能要求. 这些因素包括:· 工艺库参数的误差· 时序计算的误差· 参数提取的误差· 制造缺陷导致阻容值与工艺标准的误差· 互连线的延时超过门延时起主导作用· 串扰所有这些对测试提出了更高的要求, 必须保证芯片达到设计性能要求. 因此测试必须覆盖与速度相关的缺陷. 而这同时面对芯片不断提高的性能, 往往需要更高测试频率的测试设备, 测试成本的增加对芯片制造成本的控制的压力也越来越大. 为此必须对过去的测试策略进行检讨以适应现代SOC 设计的挑战.本文将结合一个SOC 设计实例来讨论利用Mentor公司著名的DFT工具Fastscan进行at-speed 测试的策略和方法. 该设计是飞思卡尔半导体公司(freescale -- 原摩托罗拉SPS部门) Dragonball 系列应用处理器MX21. 该芯片以ARM926EJ-S™ 为核, 外加多媒体视频处理, LCD 控制器, USTOTG, CMOS影像传感器接口等大量丰富的外设和接口.2、ATPG与生产故障ATPG (Automatic Test Pattern Generation )是指由EDA工具基于可扫描的测试结构自动生成测试向量的结构化测试方法。
DFT tetramax ATPG实验
实验一DFT Compiler1.实验目的：●熟悉DFT Compiler操作流程，完成对设计tcrm.v的自动扫描链插入。
●回顾使用Design Compile进行逻辑综合的流程。
2.实验内容：DFT Compiler是一款功能强大的用于可测性设计的工具，提供从前端逻辑域到后端物理域完整的可测性设计解决方案，自动综合为带有扫描链的可测性设计。
本文通过DFT Compiler 将设计tcrm.v综合为带有扫描链的门级网表tcrm_scan.vg,并输出测试协议文件tcrm_stil.spf，为进一步完成自动测试向量生成作数据准备。
设计的原理图如图2.1所示。
图2.1 tcrm原理图其Verilog代码形式详见tcrm.v3.DFT Compiler流程与基本命令set target_librarys et link_libraryread_verilogread_file -format verilogset_wire_load_modelcreate_clockset_max_areaset_input_delay...set_output_delayset_scan_styleset test_default_delayset test_default_bidir_delayset test_default_strobeset test_default_periodcompile -scancreate_test_protocoldft_drcInsert_dftwritewrite_test_protocol4.相关文件组织DFT/Lab1/script/ //脚本文件夹tcrm.con //设计约束tcrm.tmv //测试时间约束变量设置tcrm.tp //测试协议tcrm.tcl//实验完整流程与命令集SMIC_db/ //库文件夹typical.db //前端综合库src/ //设计文件夹tcrm.v //设计数据report/ //报告文件夹，用来存放生成的报告mapped/ //存放综合过的网表文件5.实验步骤A）启动DFT Compiler 是DC_Ultra中一个组件，因此其启动命令与DC相同，在DC中输入DFT 相关命令就可以使用DFT Compiler。
ATPG自动测试生成模式
到资源限制； • 布尔差分法: 将电路描述抽象为数学表达式，将测试的过程归结为布尔方程求解过程； • 路径敏化法：由3个步骤组成：故障敏化、故障传播、线确认；D算法、PODEM、FAN; • 基于SAT的ATPG：利用高效SAT求解器求解ATPG问题，将SAT算法与ATPG方法结合； • 基于现代优化算法的ATPG：禁忌搜索，模拟退火，遗传算法，蚁群优化，人工神经网络等；
Roth五值代数{0,1,X,D,D}表示故障电路
• 1 ∧ D = D; (i) 1 ∧ 1=1, (ii) 1 ∧ 0=0
• 0 ∨ D =D; (i) 0 ∨ 0=0, (ii) 0 ∨ 1=1.
• D ¬ =D;
• X ∧ 1 =X
DFT
ATPG概述 ATPG算法 SAT &ATPG
ATPG算法
关于ATPG
目录
CONTENTS
1 DFT介绍 2 ATPG概述 3 ATPG经典算法 4 基于SAT的ATPG
DFT
ATPG概述 ATPG算法 SAT &ATPG
DFT: 全称是 Design For Test，可测试性设计，是在芯片设计过程中，加入可测性逻辑，生 成测试向量，达到测试大规模芯片的目的。
AGTP 算法首先给电路插入一个故障，然后通过各种机制激活故障，并将它产生的响应通过硬件 传播到电路的输出端，输出信号与无故障电路的期望值不同，这样就可检测到这个故障。
常见的ATPG算法包括：穷举法, 随机向量生成法, 布尔差分法, 路径敏化法, 基于SAT的ATPG, 基于 现代优化算法的ATPG
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《数字系统测试与可测性设计》实验指导书(二）实验教师：2012年４月９日I．实验名称和目的实验名称：ＡTPＧ应用实验目的：了解Ｍentor公司的FａstScan-(ATPG生成工具)业界最杰出的测试向量自动生成工具。
了解测试各种基准电路的标准输入格式，运用FａｓtScａn工具生成测试向量。
深入理解单固定故障模型相关概念。
IＩ.实验前的预习及准备工作:1、充分理解课堂上学习的故障模型相关概念。
2、Meｎtor公司的测试相关工具的介绍缩略语清单：ATＰGﻩ：Automatic TｅsｔＰatｔeｒn GｅｎeｒatｉonATE :Autｏmaｔed Teｓt EquipｍeｎtBISTﻩ:Ｂuｉlt In Ｓelf TｅsｔCUTﻩ:Chip/CirｃuiｔＵnder ＴestDFＴﻩ:DesｉgｎFor TestａbilityDRＣ:Dｅｓign Ｒｕle ChecｋingPIﻩﻩ：PｒimarｙIｎpuｔPＯﻩﻩ：Priｍary Outｐut组合ATＰG生成工具FasｔScanＦastSｃaｎ是业界最杰出的测试向量自动生成（ATＰG)工具,为全扫描IC设计或规整的部分扫描设计生成高质量的测试向量。
FａstScan支持所有主要的故障类型，它不仅可以对常用的Stuck-at模型生成测试向量,还可针对tｒａnsitioｎ模型生成at－speed测试向量、针对IDDQ模型生成IＤDＱ测试向量。
此外FastScan还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。
另外,ＦastSｃan MacｒoTest模块支持小规模的嵌入模块或存储器的测试向量生成。
针对关键时序路径，Fａstｓcan CPA模块可以进行全面的分析。
主要特点：ﻫ•支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量;•提供高效的静态及动态测试向量压缩性能,保证生成的测试向量数量少,质量高;ﻫ•支持多种故障模型:sｔｕck-at、togglｅ、transition、criticaｌ patｈ和IDDQ;•支持多种扫描类型：多扫描时钟电路,门控时钟电路和部分规整的非扫描电路结构；ﻫ•支持对包含BISＴ电路，ＲAM/ROM和透明Laｔcｈ的电路结构生成ATPＧ;•支持多种测试向量类型：Ｂasic,ｃlock－ｓequeｎtial,ＲAM-Ｓequｅntiａｌ,cｌoｃk P Ｏ,Muｌtｉ－lｏaｄ；ﻫ•利用简易的Procｅdｕre文件,可以很方便地与其他测试综合工具集成；ﻫ•通过进行超过140条基于仿真的测试设计规则检查,保证高质量的测试向量生成；ﻫ•F ａstSｃａn CPＡ选项支持at-ｓpｅed测试用的路径延迟测试向量生成;ﻫ•FastScａn MacｒｏTesｔ选项支持小规模的嵌入模块或存储器的测试向量生成;•FasｔScａnDiａｇnoｓｔicｓ选项可以通过分析ATＥ机上失败的测试向量来帮助定位芯片上的故障；•AＳIＣVeｃtoｒ Intｅrfaceｓ选项可以针对不同的AＳＩC工艺与测试仪来生成测试向量;ﻫ最新的ＡＴPG Accelｅｒatoｒ技术可以支持多CＰU 分布式运算；•智能的 ATPG专家技术简单易用，用户即使不懂ATＰＧ，也能够由工具自动生成高质量的测试向量;•支持32位或64位的UNＩX平台(Ｓoｌarｉｓ，HP-ＰA)及LIＮＵX操作平台；ﻫＦaｓtScan的ＡTPＧ流程由上图可知,在启动FａstScａｎ时,FaｓtＳcａｎ首先读入、解释并检查门级网表和一个DFＴ库。
如果遇到问题，ＦastＳcan会退出并发布一个消息。
如果没有遇到问题，FastScan 直接进入到配置（Seｔｕｐ)模式。
在配置模式，可以使用交互方式或者使用Doｆｉle批处理方式，来建立关于电路和扫描的基本信息，以及指定在设计展平(ｆｌattenｉnｇ)阶段时影响生成仿真模型的条件。
完成所有配置后,退出配置模式就直接进入到DRC检查阶段，进行DRC检查。
如果检查通过，那么直接进入到ATPG模式。
进入ATＰG模式后由上图可看出，有四个过程:生成错误列表,生成测试模式,压缩测试模式和储存测试向量。
FaｓtScａｎ的输入需要以下几个文件:带Ｓcan chaｉｎ的电路网表,库描述文件和FasｔSｃaｎ的三个控制文件(*．doｆｉｌe,*.ｔeｓtprｏc，Ｔimｐlａｔe)，下面分别进行详细解释。
1.电路网表(＊．v)已经带有扫描链的Verｉlog格式的网表。
2.库描述文件(ｆs＿lib)用于连接厂家提供的Meｎｔor模型库。
3.timｅplate文件timeplａtｅ文件描述了ATＰG向量中各时间点(输入跳变点，输出取样点,时钟沿位置，周期等）ｔimescａlｅ和测试过程文件(prｏcedure ｆile)文件名,可以根据需要加以修改。
ＦastＳcan是以事件为基础的。
其时序模型是基于以测试周期划分事件的,主要包含了下列一些事件：ｆorce_pi：对ＰI(Priｍａry Iｎpuｔ)输入值。
ｍeasure_po：测量PＯ(Ｐrimaｒy Ouｔput）的输出值。
caｐtｕre_cｌoｃｋ_on：把捕获时钟打开。
capture_cｌoｃk＿ｏfｆ：把捕获时钟关闭。
rａｍ_ｃｌoｃk_on:把用于读写RAM的时钟打开。
ｒam＿clock＿ofｆ:把用于读写RAM的时钟关闭。
其基本格式如下:timepｌａte “tｉmeplate＿namｅ”＝timepｌaｔe_staｔemｅｎt;...ｅnd;以下是一个实例：// Eｘamｐle Tiｍeｐlare／/ 指定了以后所有的时间单位为纳秒(ｎs),刻度为１，这一步是必须的。
sｅｔtｉｍｅscale１nＳ;／/ 指定采样(strｏbe）窗口的宽度为1,由于前面定义了时间刻度为1ｎs，所以strobｅ窗口实际宽度为１nｓset stroｂe＿ｗinｄoｗtime 1；// 定义了名字为tp0的ｔiｍｅpｌate文件timｅplatｅ"tｐ0" =// 定义了在0时刻对PI输入ｆorcｅ_pi 0;// 定义了在8０时刻对PO采样measure＿po 80;／/定义了在１00时刻把捕获时钟打开cａpturｅ_clｏcｋ_on 10０;/／定义了在1２0时刻把捕获时钟关闭ｃaptuｒe＿cloｃk＿off 1２0;// 定义了周期为2０0,即在２０0时刻所有动作结束，重新开始新一周期动作perioｄ２0０;ｅnd;/／指定后面要用到的测试过程文件名为ｄesｉgn.testproc，ｓcan ｇｒouｐ名为grp1set ｐｒocedure fｉlｅ"grp１＂＂design.ｔｅstｐｒoc"；4.dｅsign.ｄｏfｉle.dofile文件主要是Ｍｅｎtoｒ提供的一个批处理文件，可以自动控制FａsｔS ｃａn的操作。
下列desｉgn．doｆile中主要描述了Scａn chaｉｎ的组成管脚和grｏuｐ定义(见下例中add scａn cｈaiｎs 命令和add sｃａn group命令)。
时钟的定义及其值，由于FastScan认为所有改变时序元件的状态的信号都为时钟,包括了复位信号，置位信号和系统时钟信号等。
reｓeｔ信号表示为时钟，其值赋为无效电平。
在测试状态下需要保持恒定逻辑值的管脚如TEST_ENABLE，测试覆盖率的设定。
/／samplｅ．doｆｉle/／定义了ｓcan groupaｄd scan ｇroups grp1 desｉgn.testproc／／定义了Scａn chaｉn的组成管脚add sｃan ｃhains chａiｎ1grｐ１SＣAN_ＩN SCAＮ_OUT// 使RＥSEＴ信号无效adｄｃloｃks 1 ＲＥＳET／/ 使ＳCＡN_CLＯＣK信号有效ａｄd ｃloｃks ０SCAN_CLＯＣK// 设置TEＳＴ＿ENＡBＬＥ为恒1add pin coｎstrainｔs TEＳT_ＥNＡBＬＥＣ1// 设置最大覆盖率seｔatpg li -tesｔ_coveragｅ9０5．测试过程文件(＊.testproc）测试过程文件定义了扫描电路的操作,主要包括时钟的定义和一些管脚的逻辑值设定,可以手工生成，也可自动生成。
测试过程文件仅仅包含了扫描相关事件的时序信息,然而ATPＧ过程本身不需要测试过程文件来包含实际时序信息,自动测试设备(AＴE)和某些仿真器需要这些信息。
因此必须修改用于AＴPG的测试过程文件来包含实际时序信息。
定义了扫描电路的操作。
测试过程文件有自己的规则如:每一句必须占一单行,双斜杠/／后面的内容都是注释,所有语句必须在prｏcｅdｕｒe和ｅnd之间，可以有空白行等等。
其基本格式如下:ｐｒoceduｒe＜procedurｅ_type> <proｃedure_namｅ＞=procｅdｕｒｅ_stａtemen t;...end;在一个测试过程文件中通常有以下几个过程：•Ｔeｓt_Sｅtup(oｐtional)这个过程用来为Loaｄ＿Unload过程设置非扫描元件的状态。
如果在设置了管脚约束之后运行ATPG,需要在这个过程中限制这些管脚，否则FastScａn自动会为你限制这些管脚,但可能会导致时序冲突。
在下面这个实例中，设置了ＳCAN_ENABLE和ＴEST_EＮABLE的初始值，并定义了周期。
ｐｒｏcedurｅtest_setｕp ＝／/ at timｅ0 force the SCAN_ENABLＥａvalueｏｆ0fｏrｃe SCＡＮ＿ENABＬE ０0;// at ｔimｅ0forｃｅthe TEST_ＥNABLE ａvalue of １forceＴEＳT＿ENAＢLＥ1０；／／表明整个周期在4０0ｎｓ结束，即周期为４00nspｅｒｉod 400;end；•Shｉfｔ(ｒｅquired）这个过程描述了如何通过翻转时钟,在输入端输入值以及采样输出端等方式来将数据顺着扫描链移动一个位置。
其数据流向如下图:ͼ1 移位过程在这个过程中,必须要包括forｃe命令，fｏrce_ｓci命令(或者force_scｉ_eｑuｉv命令)和ｍeasuｒｅ_ｓco命令。
在下面这个实例中，定义了一个典型扫描移位操作。
由于我们前面定义了时间刻度为1ns,所以在测试过程文件中所有的时间都以1nｓ为刻度,即所有时间数字都倍乘1ns。
pｒｏcedure ｓhiｆｔ=//fｏrｃｅscan chain inｐuｔａt time 20nsfoｒce_ｓci２0；/／mｅasuｒe scａn cｈain ｏutput aｔｔｉme 4０nsmeaｓｕre_ｓco ４０;// ｐuｌse thｅcloｃkforce cｐ．0 1 １00;forcｅｃp.0 020０；// a uｎｉt oｆdeａdｔｉme ｆor sｔabilityｐeｒiod40０;end;针对上面实例的详细时序见下图:ͼ1 移位过程时序显然在这个过程包含了四个扫描事件：在2０ns时刻输入，在4０ns采样,时钟在100nｓ变为１,在２0０ns变为0,周期为400nｓ。