基于UVM实现SD存储控制器的功能验证
存储实验验证方案
存储实验验证方案1. 引言存储实验验证方案旨在验证存储系统的可靠性、安全性、性能和可扩展性。
本文档将介绍存储实验验证的步骤、方法和工具，并提供一系列实验示例。
2. 实验步骤2.1 环境搭建在开始实验之前，需要准备一个合适的实验环境。
以下是环境搭建的步骤：1.安装所需软件：根据实验需求选择合适的存储系统软件，并安装在实验机器上。
2.配置实验机器：根据实验要求配置实验机器的硬件、操作系统等。
3.创建存储系统实例：根据实验要求，在实验机器上创建存储系统的实例，并配置相应的参数。
2.2 实验设计在完成环境搭建之后，需要设计实验方案。
以下是一些建议的实验设计方法：1.性能测试：通过模拟实际使用场景，测试存储系统的读写性能、并发性能等指标。
2.可靠性测试：模拟存储系统故障，并观察系统的恢复能力和数据的一致性。
3.安全性测试：测试存储系统的安全性，包括数据加密、身份验证、访问控制等方面的测试。
2.3 实验执行在完成实验设计之后，可以开始实验的执行。
以下是实验执行的步骤：1.准备测试数据：根据实验要求，准备合适的测试数据集。
2.执行测试：按照实验设计的步骤执行相应的测试。
记录测试过程中的数据和结果。
3.数据分析：对实验结果进行分析，得出结论。
3. 实验工具为了方便实验的进行，推荐以下一些实验工具：1.FIO：一个功能强大的开源存储性能测试工具，可以用于测试块设备、文件系统等。
2.iometer：一种流行的存储性能测试工具，可以模拟各种读写场景。
3.dd：一个常用的Unix工具，可以用于测试存储设备的读写速度。
4. 实验示例4.1 性能测试示例4.1.1 实验目标测试某个存储系统的读写性能。
4.1.2 实验步骤1.配置实验环境：安装存储系统软件并配置参数。
2.准备测试数据：创建一个包含大量文件的测试数据集。
3.执行测试：使用FIO工具进行读写性能测试。
4.数据分析：根据测试结果分析存储系统的读写性能。
4.1.3 期望结果期望得出存储系统的读写性能指标，如吞吐量、延迟等。
SD卡控制器设计与验证的开题报告
SD卡控制器设计与验证的开题报告一、选题背景和意义：随着智能手机，数码相机，智能家居等用户设备的广泛应用，存储卡作为一种非易失性存储介质已经成为人们存储重要数据的重要方式之一，其中尤以SD存储卡成为了市场上的主流存储卡。
SD存储卡除了能够兼容各种设备外，还可以覆盖低、中、高端市场，同时搭配各种设备，不断增强了SD卡的多样性和适用性。
SD卡本身虽然具有多种功能，但它是依托于卡片和卡槽之间的协议和接口实现其工作的。
而SD卡读写控制器，则是作为SD卡存储卡和设备之间数据交互的媒介和控制中心，是实现SD卡数据读写和管理的关键点。
因此控制器在SD卡整体工作中的作用非常重要。
目前SD卡已经发展到了SDXC和SDHC等新型卡标准。
要想更好的实现SD卡的高速读写，提升市场竞争力，SD卡方案的设计越来越采用多控制器结构。
多控制器结构可以通过多存储控制器之间的数据并行处理，来大大提高SD卡的读写速度。
另外，在多控制器系统中还可以配置多个存储控制器的工作状态，以达到最佳的工作效果。
二、选题内容：本次课题的主要内容是SD存储卡读写控制器的设计和验证。
主要包括以下几个方面：1.总线结构设计： SD存储卡总线结构复杂，本次设计计划采用高速总线和并行总线相结合的设计思路。
2.控制器多核设计：本次设计计划采用两个存储控制器并行工作的多核控制器架构，并且在控制器中配置调度算法，以达到最佳的工作效果。
3.控制器存储单元设计：考虑到SD卡存储的追求速度和容量的趋势，本次设计计划采用外进FIFO存储的设计思路，并且在控制器存储的模块中设计了存储软件模块，以保持系统的稳定性和正确性。
4.控制器信号处理设计：SD存储卡是通过Xilinx FPGA和USB和PC等设备通信，因此本次设计计划采用多种信号处理技术，如DMA等，以达到最佳的读写效果。
三、选题难点：1. 总线结构的设计是本次设计工作的难点之一，需要综合考虑总线复杂性和性能的匹配。
2. 多核控制器工作状态的配置和控制也是本次设计工作中的难点，需要研究并设计出合适的调度算法和控制流程。
基于UVM验证方法学的存储转发系统验证
基于UVM验证方法学的存储转发系统验证庞博;许晏【期刊名称】《太赫兹科学与电子信息学报》【年(卷),期】2017(015)003【摘要】For the storage and retransmission systems, aiming at the characteristics of randomness of data and asynchronization with different interfaces, a kind of transaction-level data structure and a reference model are presented which are different from the typical verification platform. A so-called Universal Verification Methodology(UVM)-based System Verilog verification platform is built. According to the results of verification, both the random constraint and verification process can be controlled flexibly. The test bench and test cases are optimized. This platform can improve the verification efficiency and platform reusability. It well meets the requirements of verification of very large scale programmable logic devices.%针对存储转发系统数据随机性、不同接口之间时序异步的特点,提出了不同于典型平台的事物级数据结构和参考模型设计,构建基于System Verilog语言的通用验证方法学(UVM)的验证平台.验证结果表明,此验证平台能够灵活控制随机约束和验证进程,优化验证事务.该平台提高了验证的效率和验证平台的可重用性,较好地满足了超大规模可编程逻辑器件验证需要.【总页数】5页(P450-454)【作者】庞博;许晏【作者单位】中国工程物理研究院电子工程研究所,四川绵阳 621999;中国工程物理研究院电子工程研究所,四川绵阳 621999【正文语种】中文【中图分类】TN407【相关文献】1.基于UVM高速SERDES的数字系统验证 [J], 徐波2.基于UVM验证方法学的存储转发系统验证 [J], 庞博;许晏;3.基于UVM的HINOC PHY系统验证 [J], 欧阳峰;郭乐;金淼4.基于UVM验证方法学的存储转发系统验证 [J], 庞博;许晏;;5.基于UVM的MIC4像素传感器读出系统验证 [J], 游必辉; 孙向明; 肖乐因版权原因，仅展示原文概要，查看原文内容请购买。
uvm验证方案介绍
uvm验证方案介绍UVM（Universal Verification Methodology）是一种用于验证硬件设计的标准方法。
它提供了一套验证框架和方法，可以有效地进行模块级和系统级的硬件验证。
本文将介绍UVM验证方案的基本概念和主要特点。
我们来了解一下UVM的基本概念。
UVM是一种基于SystemVerilog 的验证方法，它使用面向对象的思想来组织验证环境，提供了一套验证库和验证框架，使验证工程师能够更加高效地进行验证工作。
UVM的主要目标是提供可重用性、可扩展性和互操作性，以便在不同的项目中可以共享和重用验证代码和验证环境。
UVM验证方案的主要特点如下：1. 面向对象的设计：UVM使用面向对象的设计方法来组织验证环境，将验证对象抽象成类，通过继承和实例化的方式来建立对象之间的关系，从而实现验证环境的灵活和可扩展性。
2. 事务级建模：UVM采用事务级建模的方法来描述和验证设计功能。
通过定义和管理事务，可以对设计进行全面而精确的验证，同时还能够实现验证的可重用性和可扩展性。
3. 环境和测试用例分离：UVM将验证环境和测试用例分离开来，使它们可以独立地开发和调试。
验证环境负责提供模拟器的输入和输出接口，以及其他必要的功能，而测试用例则负责生成测试数据和检查模拟器的输出结果。
4. 交互式验证：UVM提供了一套交互式的验证方法，使验证工程师能够与模拟器进行实时交互，观察和调试模拟器的行为。
这种交互式的验证方法可以极大地提高验证效率，同时也方便了验证工程师的调试工作。
5. 自动化验证：UVM提供了一系列自动化的验证功能，如自动产生验证配置、自动产生验证报告等。
这些自动化的功能可以极大地简化验证工程师的工作，提高验证效率。
通过以上的介绍，我们可以看出，UVM验证方案是一种基于面向对象和事务级建模的验证方法，它具有可重用性、可扩展性和互操作性的特点。
UVM的出现极大地提高了硬件验证的效率和可靠性，使验证工程师能够更加高效地进行验证工作。
基于 UVM 的寄存器验证自动化方法
基于 UVM 的寄存器验证自动化方法发表时间：2020-05-11T10:00:10.787Z 来源：《科学与技术》2020年第2期作者：郑嘉健[导读] 通用验证方法(UVM)是一种基于SystemVerilog类库的验证平台开发摘要：通用验证方法(UVM)是一种基于SystemVerilog类库的验证平台开发框架，其可重复使用的组件使验证工程师能够创建具有标准化层次和接口的功能性验证环境。
UVM将随机生成的测试激励、自我测试平台和随机约束等方法有效地结合起来，采用最佳框架来执行基于区域覆盖范围的验证，从而使验证工程师能够降低风险并满足缩短时间的迫切需要。
本文是基于UVM验证自动化方法的讨论。
本文通过学习UVM框架的寄存器模型思想，提出一种新的寄存器验证解决方案，将对寄存器的验证操作封装在一个Ral模型之内，通过修改寄存器模型实现维护修改工作，大大提高验证效率。
关键词：UVM；寄存器验证；自动化方法引言动态验证和形式化验证是目前集成电路的两种验证方法。
本文采用的是基于UVM的动态仿真验证方法。
SystemVerilog是Verilog的扩展集，它既兼容Verilog，又具有所有面向对象语言的特性，同时还为验证提供带约束的随机激励等。
在SystemVerilog的基础上，主要的验证方法有以下三种：OVM、VMM和UVM。
UVM采纳了VMM的寄存器解决方案Ral，此外UVM还继承OVM的验证方式，目前UVM代表着验证方法学的发展方向。
1.通用验证方法学UVM2011年，synopsys、Mentor和cadence(EDA的三大供应商)联合推出了UVM通用认证方法，这是在整个电子行业有效开发和重复使用认证环境的标准。
UVM库是使用System Verilog语法和语义定义的类库，它结合了面向对象的编程概念和功能，可创建强大、可重复使用、自动化、易于维护和的测试流程组件，这些组件通常为业界所接受。
UVM框架将验证的各个流程都拆分开来，包括transaction、driver、sequence、sequencer、monitor、agent、test、env、top等部分。
uvm验证方法学
uvm验证方法学在现代芯片设计和验证过程中，UVM（Universal Verification Methodology）已经成为了一种非常流行的验证方法学。
它提供了一种标准化的验证方法，可以帮助工程师更高效地进行验证工作。
本文将介绍UVM验证方法学的基本原理和应用，希望能够帮助大家更好地理解和应用这一方法学。
首先，让我们来了解一下UVM的基本原理。
UVM是一种基于SystemVerilog的验证方法学，它提供了一种面向对象的验证框架，可以帮助工程师更好地组织和管理验证环境。
通过使用UVM，工程师可以将验证环境分为不同的层次，从而更好地进行功能验证、时序验证和性能验证等工作。
此外，UVM还提供了一套丰富的验证库，包括各种验证组件和功能，可以帮助工程师更快地搭建验证环境，提高验证效率。
在实际应用中，UVM可以帮助工程师更好地完成以下几个方面的工作。
首先，UVM可以帮助工程师更好地进行功能验证。
通过使用UVM提供的各种验证组件和功能，工程师可以更好地搭建验证环境，完成对芯片功能的全面验证。
其次，UVM还可以帮助工程师进行时序验证。
在现代芯片设计中，时序验证非常重要，通过使用UVM，工程师可以更好地完成对时序要求的验证工作。
最后，UVM还可以帮助工程师进行性能验证。
在芯片设计中，性能验证也是非常重要的一环，通过使用UVM，工程师可以更好地完成对性能指标的验证工作。
除此之外，UVM还有一些其他的优点。
首先，UVM是一种开放的验证方法学，可以帮助工程师更好地进行验证环境的重用。
通过使用UVM，工程师可以将验证环境进行模块化设计，从而更好地进行验证环境的重用。
其次，UVM还可以帮助工程师更好地进行自动化验证。
通过使用UVM提供的各种验证功能，工程师可以更好地进行自动化验证，提高验证效率。
最后，UVM还可以帮助工程师更好地进行仿真管理。
通过使用UVM提供的仿真管理功能，工程师可以更好地进行仿真计划和仿真管理，提高仿真效率。
uvm验证方案介绍
uvm验证方案介绍UVM验证方案介绍引言在现代芯片设计过程中，验证是至关重要的一步。
为了确保设计的正确性和可靠性，需要进行全面的验证工作。
UVM（Universal Verification Methodology）是一种通用的验证方法学，被广泛应用于芯片设计领域。
本文将介绍UVM验证方案的基本概念、组成部分以及常见的应用场景。
一、UVM验证方案的基本概念1.1 UVM的定义UVM是一种基于SystemVerilog语言开发的验证方法学，旨在提供一种通用的、可重复使用的验证环境。
它通过使用预定义的验证组件和方法，简化了验证工作的复杂性。
1.2 UVM的特点UVM具有以下几个特点：- 可重用性：UVM提供了一套标准的验证组件和方法，可以在不同的项目中重复使用。
- 可扩展性：UVM允许用户根据自己的需求进行扩展，以适应不同的验证场景。
- 易学易用：UVM的语法和结构与SystemVerilog相似，对于熟悉SystemVerilog的工程师来说，学习和使用UVM相对容易。
二、UVM验证方案的组成部分2.1 UVM基本组件UVM验证方案由以下几个基本组件组成：- Agent：负责生成和接收待验证模块的输入输出数据。
- Monitor：监控待验证模块的输出，并将其转化为可读的信号。
- Driver：将生成的输入数据发送给待验证模块。
- Sequencer：根据测试场景生成序列，控制Driver的数据发送。
- Scoreboard：对预期输出和实际输出进行比对，检测错误。
- Environment：提供测试环境的配置和管理。
2.2 UVM高级组件除了基本组件外，UVM还提供了一些高级组件，用于简化和优化验证工作：- Factory：用于动态创建和配置验证组件。
- Configuration：用于配置验证环境的参数和属性。
- Register：用于访问和配置芯片内部寄存器。
三、UVM验证方案的应用场景3.1 存储器验证在存储器验证中，UVM验证方案可以用于生成读写序列，检测潜在的读写冲突和数据错误。
uvm验证方案介绍
uvm验证方案介绍UVM（Universal Verification Methodology）是一种用于验证硬件设计的标准方法学。
它提供了一套完整的验证框架，可以帮助工程师更高效地进行验证工作，提高验证的可重用性和可维护性。
下面将介绍UVM验证方案的一些关键内容。
UVM验证方案的核心概念是基于对象的验证（Object-Oriented Verification）。
在UVM中，所有的验证组件都是通过继承UVM库中的基类来实现的。
这种基于对象的验证方法使得验证环境的构建更加灵活和模块化，可以方便地复用和扩展。
UVM验证方案采用了一种基于事务的验证模型（Transaction-Level Verification），即通过发送和接收事务来进行验证。
在UVM中，事务通常是指将要传输到被测设计中的数据或控制信号。
通过使用事务级别的验证模型，可以更好地捕获和模拟设计中的数据交互和通信行为，从而更全面地验证设计的正确性。
UVM验证方案还采用了一种基于约束的随机验证方法（Constrained Random Verification）。
通过使用约束来限制验证生成的测试数据，可以在尽量覆盖设计空间的前提下，提高验证的效率和覆盖度。
UVM 提供了一套强大的约束解决方案，可以方便地定义和管理约束，从而更好地进行随机验证。
UVM验证方案还提供了一套完备的验证工具集合。
其中包括了用于生成和管理验证数据的事务生成器（Transaction Generator），用于捕获和分析验证结果的波形查看器（Waveform Viewer），以及用于自动化验证流程的验证管理器（Verification Manager）等工具。
这些工具的集成和协同工作，使得工程师可以更高效地进行验证工作，提高验证的准确性和效率。
UVM验证方案还提供了一套丰富的验证方法和技术。
例如，UVM提供了一种基于约束的随机测试生成方法，可以生成大量的测试用例来覆盖设计的各种场景。
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语言进行验证平台的搭建 ， 由 于 其 具 有 面 向编 程 语 言 的特 点 ， 可
以将 很 多 方 法 和 函数 封 装 成 不 同 的库 类使 用 ，通 过 接 １ ３的形 式
ａ ｃ ｔ ｉ ｖ ｅ或 者 ｐ ａ ｓ ｓ ｉ ｖ ｅ的模 式 ， ａ ｃ ｔ ｉ ｖ ｅ模 式 下 的 ｍｏ ｎ ｉ ｔ ｏ ｒ 不仅 用 于 监 测 信 号 并 且 会 将 这 些 时 序 信 号 转 变 为 事 务 级 数 据 发 送 给
ｒ ｅ ｆ ｅ ｒ ｅ ｎ ｃ ｅ ｍｏ ｄ ｅ ｌ 组 件 作 为 其输 入激 励 ， 在ｐ ａ ｓ ｓ ｉ ｖ ｅ模 式 下 的 ａ — ｇ ｅ ｎ ｔ 一 般 在 ＤＵ Ｔ 的输 出端 ， 只需 要 例 化 其 中 的 ｍｏ ｎ ｉ ｔ ｏ ｒ 来 进 行
将 待 测 模 块 与 验 证 平 台连 接 起 来 并 且 具有 良好 的 可 重 用 性 。本
ｅ ｒ ｅ ｎ ｃ ｅ ｍｏ ｄ ｅ ｌ 和 ｍｏ ｎ ｉ ｔ ｏ ｒ 的输 出数 据 并 进 行 自动 化 对 比结 果 。 ２ Ｓ Ｄ 存储 控 制 器 Ｓ Ｄ存储控制 器是集成在 Ａ ＨＢ Ｓ ＯＣ 芯 片 中用 于 对 外 接 的 Ｓ Ｄ 进 行 基 本 控 制 的模 块 ， 包 括配 置 Ｓ Ｄ 卡的初始化 ， 数 据 的 读 写擦 除 ， Ｃ ＭＤ 的发 送 和 响 应 的 接 收 等 。 该控 制 器 在 Ｓ Ｏ Ｃ 芯 片上 通 过 ＡＨ Ｂ总 线 与 芯 片 上 的 处 理 器 进 行 通 信 ， 系 统 会 通 过 处 理 器 对外接的 Ｓ Ｄ卡进行参数配置 ， 另一端通过 Ｓ Ｄ ＭＭＣ 总线 与外 界的 Ｓ Ｄ Ｈ ＯＳ Ｔ进 行 连 接 ， 对接人 到 Ｓ ＯＣ 系 统 中 的 Ｓ Ｄ 卡 进 行 初 始 化 以及 读 写 操 作 。该 Ｓ Ｄ存 储 控 制器 结 构 图如 图 ２所 示 。
并检测 Ｄ Ｕ Ｔ 的行 为 ， ａ ｇ ｅ ｎ ｔ 类 作 为一 个 重 要 的容 器 ，可 以根 据
不 同的协议将 同一类 ｓ ｅ ｑ ｕ ｅ ｎ ｃ ｅ ｒ 、 ｄ ｒ ｉ ｖ ｅ ｒ 、 ｍｏ ｎ ｉ ｔ ｏ ｒ 进行 封装 ， 并
可 由其 对应 的 配 置 和 功 能 复用 在 其 他 可 以利 用 到 相 关 ａ ｇ ｅ ｎ ｔ 的
芯 片 功 能 验 证 的 不 断 进 步 已成 为 提 高 芯 片 的 验 证 效 率 ， 缩
短 芯 片 研 发 周 期 的 重 要 内容 。 Ｕ Ｖ Ｍ 通 用 验 证 方 法 学 现 已成 为 了 芯片 验证行业 最新 的验证标准 。Ｕ Ｖ Ｍ 采用 了 Ｓ ｙ ｓ ｔ ｅ ｍ Ｖ ｅ ｒ ｉ ｌ ｏ ｇ
基于 Ｕ Ｖ Ｍ 实现 Ｓ Ｄ存 储 控 制 器 的功 能 验 证
基于 Ｕ Ｖ Ｍ实现 Ｓ Ｄ存储控制器的功能验证
Ｆ ｕ ｎ ｃ ｔ ｉ ｏ ｎ ａ ｌ Ｖｅ ｒ ｉ ｆ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｏ ｆ ＳＤ Ｍｅ ｍｏ ｒ ｙ Ｃｏ ｎ ｔ ｒ ｏ ｌ ｌ ｅｒ Ｂ ａ ｓ ｅ ｄ ｏ ｎ Ｕ ＶＭ
牛 玉 坤 孟 令 琴
（ 上海大学通信与信息工程学院， 上海 ２ ０ ０ ０ ７ ２ ） ＡＨ Ｂ Ｓ ＯＣ 芯 片 总线 上 用 于 与 Ｓ Ｄ Ｈ ｏ ｓ ｔ 连 接 对 外接 Ｓ Ｄ 卡 实现 基 本 控 制 的 重 要 模 块 ， 通过采 用 Ｕ Ｖ Ｍ 通用验证方法学 ， 以该 芯 片 上 的 Ｓ Ｄ存 储 控 制 器作 为验 证 对 象 ， 设 计 并搭 建 了适 用 于该 模 块 的 完整 的验 证 平 台和验证环境 ； 通 过 产 生 受 约 束的 随机 测 试 激 励 信 号 ， 自动 收 集 覆 盖 率 和 分 析 结果 ， 对Ｓ Ｄ 存 储 控 制 器 的 功 能 进 行 全 面 验
文根据 Ｓ ＯＣ 芯 片 中 的 Ｓ Ｄ存储控制器的功能特点 ， 设 计 并 搭 建 了适 用 于 该 Ｄ Ｕ Ｔ的 验 证 平 台 并 编 写 了 能 够 产 生 可 约 束 的 随 机
测试激励 ， 通过覆盖率来评估验证进度。
１ ＵＶ Ｍ 通 用验 证 方 法 学
数据监测 ， 并 不 用 驱 动 总线 。Ｓ ｃ ｏ ｒ ｅ ｂ ｏ ａ ｒ ｄ会 通 过 收 集 来 的 ｒ ｅ ｆ —
证 。 结 果表 明 ， 该 验 证 平 台能 够 大 量 减 少验 证 激 励 的 开发 时 间 ， 简化 了验 证 流程 ， 缩 短 验 证 周 期 并 且 具 有 良好 的 复 用性 。
关键词 ： 通用验证方法学 ， 验证平 台， 功 能验 证 ， 验证 Ｉ Ｐ
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ｔ ｈｉ ｓ ｐ ａｐｅ ｒ ｄｅ ｓ ｉ ｇｎ ｓ ａ ｎ ｄ ｂｕ ｉ ｌ ｔ ｓ ｆ ｏｒ ｔ ｈ ｅ ｍｏｄｕ ｌ ｅ ｃ ｏ ｍ ｐｌ ｅ ｔ ｅ ｖ ｅｒ ｉ ｆ ｉ ｃａ ｔ ｉ ｏ ｎ ｐｌ ａ ｔ ｆ ｏ ｒ ｍ ａ ｎ ｄ ｔ ｈ ｅ ｖ ｅ ｒ ｉ ｆ ｉ ｃ ａ ｔ ｉ ｏｎ ｅ ｎ ｖｉ ｒ ｏ ｎ ｍ ｅｎ ｔ ． Ｂｙ ｇｅｎ ｅｒ ａ ｔ ｉ ｎｇ ｒ ａ ｎｄ ｏｍ ｔ ｅｓ ｔ ｃ ｏｎ ｔ ｒ ｏｌ ｌ ｅ ｄ ｅｘ ｃ ｉ ｔ ａ ｔ ｉ ｏｎ ｓ ｉ ｇｎ ａｌ ， ａ ｕ ｔ ｏ ｍａ ｔ ｉ ｃ ｃ ｏｌ ｌ ｅ ｃ ｔ ｉ ｏｎ ｃ ｏ ｖ ｅｒ ａ ｇｅ ａ ｎ ｄ ａ ｎ ａｌ ｙｓ ｉ ｓ ｒ ｅｓ ｕ ｌ ｔ ｓ ， ｔ ｈ ｅ ＳＤ ｃ ｏｎ ｔ ｒ ｏ ｌ ｌ ｅ ｒ ｆ ｕｎ ｃ — ｔ ｉ ｏｎ ｃ ｏｍ ｐｒ ｅｈ ｅ ｎｓ ｉ ｖ ｅ ｖ ｅ ｒ ｉ ｆ ｉ ｃａ ｔ ｉ ｏ ｎ Ｋｅ ｙ ｗｏ ｒ ｄ ｓ： ＵＶＭ ， ｖ ｅ ｒ ｉ ｆ ｉ ｃａ ｔ ｉ ｏｎ ｐｌ ａ ｔ ｆ ｏｒ ｍ， ｆ ｕｎ ｃ ｔ ｉ ｏｎ ａｌ ｖ ｅｒ ｉ ｆ ｉ ｃ ａ ｔ ｉ ｏｎ， ｖ ｅｒ ｉ ｆ ｉ ｃ ａｔ ｉ ｏ ｎ Ｉ Ｐ