DDR信号完整性

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DDR3内存的PCB仿真与设计

DDR3内存的PCB仿真与设计
一、DDR3内存的PCB仿真
PCB（Printed Circuit Board，印制电路板）的设计是DDR3内存中非常重要的一步。

在进行实际制作之前，通过仿真来验证设计的正确性，可以帮助找出潜在的问题并进行优化。

1.电源噪声仿真
2.信号完整性仿真
3.时钟分布仿真
4.排布规则仿真
二、DDR3内存的PCB设计
在进行DDR3内存的PCB设计时，需要考虑以下几个方面。

1.布局设计
2.分层设计
3.时钟优化
4.信号完整性优化
5.地平面设计
良好的地平面设计可以提供稳定的地连接，减小噪声干扰。

需要合理规划地平面的宽度和连接方式，并与信号平面分层设计相结合。

总之，DDR3内存的PCB仿真和设计是提高DDR3内存性能和稳定性的重要手段。

通过仿真和设计的过程，可以找出潜在的问题并进行优化，提
高DDR3内存的性能和可靠性。

对DDR3内存的PCB设计要仔细考虑布局、分层、时钟优化、信号完整性优化和地平面设计等方面，以确保DDR3内存的正常运行。

DDRSDRAM布线规则

DDRSDRAM布线规则DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）是一种双倍数据速率同步动态随机访问存储器。

DDR SDRAM的主频和前面的SDRAM相比，提供了更高的数据传输速率，更高的带宽和更低的功耗。

正确的DDR SDRAM布线规则是确保内存子系统的最佳性能和稳定性。

以下是DDRSDRAM布线规则的一些重要要点：1.信号布线：-时钟信号（CK）和数据线（DQ）应该以相同的长度布线，以避免时钟偏移引起的数据损失。

-时钟信号和数据线应该尽量平行布线，以降低信号之间的干扰。

-时钟和地址信号应该有足够的地线引脚（GND）相邻布线，以确保信号的良好传输。

-数据线之间，特别是相邻的数据线，应保持足够的间距，以降低信号交叉干扰。

-数据线和驱动器之间应该有适当的电阻匹配，以提高信号完整性。

-控制信号（CS，RAS，CAS，WE）和地址信号（A）应尽可能与时钟信号平行布线。

2.电源和地线布线：-电源线和地线应足够宽，以提供稳定的电流和地引。

-电源和地线应平行布线，以降低信号之间的干扰。

-地线应尽可能接近信号线，以降低信号的回流路径。

-电源线和地线之间应有适当的距离，以避免互相干扰。

3.终端布线：-终端布线应尽量接近DDRSDRAM芯片，以减小传输延迟和信号损失。

-终端布线应遵循DDRSDRAM供应商提供的布线指南，以确保符合DDRSDRAM标准。

4.长度匹配：-时钟信号和数据线应尽量匹配相同的长度，以避免时钟偏移引起的数据损失。

-地线和电源线也应尽量匹配相同的长度，以避免功率噪声干扰。

5.建模和仿真：-使用建模和仿真工具来验证DDRSDRAM布线的正确性和稳定性。

-进行时序分析和电气分析，以确保数据在DDRSDRAM子系统中的正确传输。

总之，DDRSDRAM布线规则是一个复杂的过程，需要考虑时钟信号、数据线、电源和地线的布线方式。

sdram pcb 设计规则

sdram pcb 设计规则SDRAM (Synchronous Dynamic Random Access Memory)是一种同步动态随机存取存储器，被广泛应用于计算机和其他电子设备中。

SDRAM PCB (Printed Circuit Board)设计规则是在设计SDRAM模块时需要遵循的一些准则和规范，以确保模块的性能、稳定性和可靠性。

下面是一些与SDRAM PCB设计相关的参考内容：1. PCB布局：- 确保SDRAM芯片和相关元件之间的连接尽可能短，以减少信号传输的延迟。

- 高速信号线应避免过长的走线，并尽量采用直线走线方式，以减少信号的反射和干扰。

- 将SDRAM芯片和电源引脚放置在接近功耗滤波电容的位置，以最大程度地降低功耗线的阻抗。

- 合理规划地面和电源平面，确保它们之间有足够的距离，以减少地平面与电源平面之间的串扰。

2. 信号完整性：- 为时钟信号、地址信号和控制信号提供低阻抗、低噪声的电源电压。

这可以通过增加电源滤波电容和合理布局电源和地线来实现。

- 使用阻抗匹配技术，保持信号走线的阻抗与适配SDRAM的驱动器和终端之间的要求一致。

- 通过添加补偿差分走线、增加差分走线间距、使用扇出缓冲器等措施，减少信号串扰和互相干扰。

3. 电源和地线：- 提供足够的地平面和电源平面，以减少信号回流路径的长度和电磁干扰。

- 采用较大的电源与地引脚走线，以增加电源回流的路径，减小引脚区距离，提高电源稳定性。

- 使用分区式供电和分离式地线布局，以降低供电噪声和信号引起的传导和射频辐射干扰。

4. DDR引脚布局和输形：- DDR (Double Data Rate)是SDRAM的一种改进版本，它有更高的数据传输速率和更复杂的信号分布。

在布局和输形过程中，应遵循DDR的特殊要求，如匹配长度差异、避免信号回流突变等。

5. 噪声控制：- 在PCB设计中使用分离式地线和电源布局可减少地线回流并降低供电噪声。

FPGA与DDR2SDRAM互联的信号完整性分析

Ｋｅｗｏｄ：ｓｇａｉｔｇｉＩｐｔｔｕＢｕｆｒｎｏｍａｉｎｐｃｆａｉｎ（ＢＩ）ｍｏｅ；ｈｇ —ｐｅＰｉｔｄｙｒｓｉｎｌｎｅｒｙ；ｎｕ／ｐｔｔＯｕｆＩｆｒｔＳｅｉｃｔｅｏｉｏＩＳｄｌｉｈｓｅｄｒｅＣｉｃｉｎｒｕｔＢｏｒａｄ
联。４Ｄ２ＳＡＭ共享地址线和控制命令线。数据线是片ＤＲＤＲ点对点连接方式，拓扑结构简单。地址线和控制命令线的连接存在一个拓扑结构的选择问题。树形拓扑结构和菊花链式拓扑结构是两种常见的拓扑结构一章从仿真的角度分析上面。文两种不同拓扑结构下不同的端接方式对信号完整性的影响。
ＳＤＲＡＭ．ｍｐｔｒＥｎｉｅｒｎｎｐｉａｉｎ，０１４（９：５ — ６．ＣｏｕｅｇｎｅｉｇａｄＡｐｌｔｏｓ２１，７２）１８１０ｃ
ＡｂｔａｔＴｈｓｐｐｒｄｓｒｅｈｒｂｅｏｉｎｌｎｅｒｙｂｔｅｒｘ５ｎｓｒｃ：ｉａｅｅｃｉｓｔｅｐｏｌｍｆｓｇａｉｔｇｉｅｗｅｎＶｉｅ－ａｄＤＤＲ２ＳｂｔｔＤＲＡＭｎｅｃｎｅｔｎＩａａｙｅｔｉｔｒｏｎｃｉ．ｎｌｚｓｉｏｔｓ
ｏｆＰＣＢｏｕｉｇ．ｅｅｕｌｏｆｔｓｏｏｔｔｅａｈｉｅｅｎｓｒｔｓｔａｕｈｔｅｒｓｅｅｔｉｅｄｓｇｏｉ —ｐｅｉｃｉ．ｒｔＴｈｒｓｔｅｔｎｐｒｏｙｐｍｃｎｄｍｏｔａｅｈｔｓｃｏｙｉｆｃｉｎｈｖｅｎｔｅｉｎｆｈｇｈｓｅｄｃｒｕｔｈ

DDR4测试的挑战

DDR4测试的新挑战引论DDR4在一些服务器和工作站上已经开始使用，DDR4和前代的DDR3相比，它的速度大幅提升，最高可以达到3200Mb/s,这样高速的信号，对信号完整性的要求就更加严格，JESD79‐4规范也对DDR4信号的测量提出了新的要求，本文就要讨论一下DDR4测试面临的新挑战。

DDR4新的特性DDR4相比DDR3，有很多新的变化，首先它的带宽提高了近一倍，最高达到3200Mb/s，而且运行在更低的电压下，VDD电压是1.2V，这样可以在带宽提高的同时，不会提高系统的功耗。

采用了新的颗粒架构，可以在单条内存上做到16个内存颗粒，内存封装和DIMM类型不变，但是内存的Pin脚数量有所变化，DDR4的Pin脚数达到288Pin，Pin脚间距更加小，更详细的对比，见下图Fig.1 DDR4和DDR3对比图DDR4信号完整性测试新要求在DDR4规范JESD79‐4中，对物理层信号测试要求有：DQ眼图模板测试、抖动分析、电气特性测试，时序测试。

相比DDR3，DDR4对眼图测试和抖动测试提出了新的要求抖动测试在DDR3的测试中，对Clock的抖动的测试要求是：Period Jitter、Cycle‐Cycle Jitter、Duty Cycle Jitter。

DDR3的Spec中做了这样的推算：如果你的内存满足了规范要求的所有电气特性和时序特性，就可以一直正常的运行。

现实状况下，这是没有考虑其他因素的理想情况，像随机抖动等也会影响产品的工作，而DDR3都没有对这些进行测试。

Fig.2 DDR3 Clock抖动测试在DDR4的规范中，采用了更实际的方法来考虑这些因素，测试要求包含了随机抖动Rj和确定性抖动Dj，在规范中，总体抖动Tj被定义为在一定误码率下的确定性抖动Dj和随机性抖动Rj的和，对抖动做了分解。

TeledyneLecroy利用的SDA3进行抖动的分解，Fig.5是测试结果。

Fig.4 DDR4 Clock Jitter要求Fig.5 Lecroy Qualiphy‐DDR4 Jitter测试结果眼图模板测试在DDR3测试中，眼图只是作为一个Debug的手段，不是强制要求测试，而且没有模板。

DDR-内存布线指导(Micron观点)

DDR内存布线指导在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。

DDR 的工作频率很高，因此，DDR的Layout也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。

下面本文针对DDR的Layout问题进行讨论。

信号引脚说明VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。

VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。

对于DRAM来说，定义信号组如下：∙数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM 为一个信号组。

∙地址信号组：ADDRESS∙命令信号组：CAS#，RAS#，WE#∙控制信号组：CS#，CKE∙时钟信号组：CK，CK#印制电路板叠层，PCB Stackups推荐使用6层电路板，分布如下：∙电路板的阻抗控制在50~60ohm∙印制电路板的厚度选择为1.57mm(62mil)∙填充材料Prepreg厚度可变化范围是4~6mil∙电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。

FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。

推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。

一般来说：DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰；地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

电路板的可扩展性根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应用。

未用的DQ引脚对于x16的DDR器件来说，未用的引脚要作一定的处理。

例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。

DM6467与DDR2之间的PCB布线及信号完整性分析

ＨＵａＢｉｏ
（ｕｏｔｎＳｈｏ，ｅｉｎｖｒｔｏｓｄｅｃｍｍｕｉｔｎ，ｅｉ０８６ｈｎ）ＡｔｍａｏｃｏｌｉｎＵｉｅｓｙｆｏｔａｌｏｉＢｊｇｉＰｓｎＴｅｎａｏｓＢｉｎ１０７ｉａｃｉｊｇＣ
模式识另Ｕ仿真与
ＰａｔｅｎＲｅｏｌｔｏｄＳｉａｔｔｒｃｃｎｉｎａｎｍｕｌｉｉｏｎ
《动技应》０１第３卷２自化术与用２１年０第１期
ＤＭ６６与ＤＤＲ之间的Ｐ线及信号７４２Ｂ布Ｃ
况下，要做到时序匹配，满足波形的完整性，有很多的因素是必须考虑的。本文主要结合实际项目一一高清视频会议终端硬件板的设计制作，介绍高速ＤＤＲ的布线规则，通过ＨｙｅＬｎｐｒｙｘ软件，Ｄ４７Ｄ２进行对Ｍ６６和ＤＲ信号完整性仿真，设计出符合标准的Ｄ４７和ＤＤＲ２Ｍ６６之间的ＰＣＢ布线。
ＡｂｔａｔｎａＰＣＢｒｄｃｉｎｏｉｅｒｃｓｉｇｓｔｍｔｔｏｅｃｉｓＤＭ６６，ｅＰＣＢａｏｔｂｔｅｓｒｃ：Ｉｐｏｕｔｏｆｖｄｏｐｏｅｓｎｙｓｅｗｉｉｓｃｒｈｐｉｈ４７ｔｈ引言
ＤＭ６６４７是Ｔ公司推出的高清、标清视频处理器，ＩＤＭ６６４７处理器由一个集成ＡＲＭ９Ｃ４＋ＤＰ内核与６ｘＳ和一个高清晰度视频处理器组成。其强大的视频处理能力在高清视频会议系统中被广泛的运用。而在具体的实现过程中，ＤＭ６６４７芯片与其他外围电路的设计是关键，尤其是ＤＭ６６４７与ＤＤＲ２之间的布线及信号完整

DDR布线要求

嵌入式DDR总线的布线分析与设计DDR（Double Data Rate，双数据速率）设计是含DDR的硬件设计中最重要和最核心的部分。

随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越高，DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz，从而实现了更大的系统带宽和更好的性能。

然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需要硬件设计者对电路的布局走线有更多的约束和考虑。

而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。

嵌入式系统使用DDR内存，可以在传统的单数据数率内存芯片上实现更好的性能。

DDR允许在不增加时钟频率和数据位宽的条件下，一个时钟周期内能够处理两个操作。

增加的数据总线性能是由于源同步数据选通允许数据同时在选通脉冲的上升沿和下降沿被获取。

DDR虽然能够给嵌入式设计带来更好的性能，但是设计者必须比以往的SDR设计更小心地处理DDR部分的PCB布线部分，否则不仅不能实现好的性能，整个嵌人式系统的稳定性也会受到影响。

DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I／O口信号，并且需要合适的终端电阻匹配。

这些都是要面对的新的挑战。

1 DDR总线结构对于DDR内存，JEDEC建立和采用了一个低压高速信号标准。

这个标准称为“短截线串联终结逻辑（StubSeries Terminated Logic，SSTL）”。

SSTL能够改进数据通过总线传输的信号完整性，这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。

在一个典型的内存拓扑结构中，如果使用了串联匹配电阻（RS），那么它应该放在远离DDR控制器的位置。

这种方法能够节约控制器附近宝贵的电路板空间，避免布线拥塞和繁琐的引脚扇出；而且也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收。

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注重DDR电路的信号完整性
机顶盒, 存储器, 高达
注重DDR电路的信号完整性
作者：李华俊

目前很多高清数字机顶盒都采用了DDR存储器， DDR是Double Data Rate的缩写，意
为双倍数据速率。普通的SDRAM只是在时钟的上升沿进行一次数据传输，而DDR SDRAM
可以在时钟的上升及下降沿各进行一次数据传输，从而达到双倍数据传输速率的效
果。

数字机顶盒工作时有大量的数据在DDR和CPU之间高速传输，要想确保产品能长期稳
定地工作，首先要可靠地传输各种信号，当DDR数据速率高达几百Mb/s时，数据窗口
非常短，使得PCB布局和布线成为新的挑战，若设计不合理将会破坏信号完整性，使
数据、地址和控制信号产生畸变或定时错误，严重时将导致系统误工作甚至崩溃。笔
者曾多次遇到高清数字机顶盒莫名其妙的死机现象，调试非常困难，其根本原因是信
号完整性问题。
DDR信号的特点

以海力士公司的HY5DU561622CT为例，介绍DDR信号的基本特点。该芯片时钟脉冲频
率200MHz，时钟周期为5ns，如图1所示。由于数据是在CK的上升和下降沿触发，使
数据传输周期缩短了一半，每引脚的最大数据传输率达400Mb/s。为了确保数据的正确
传输，要求CK的上下沿间距要有精确的控制。但因为温度、器件性能变化等原因，CK
上下沿间距可能发生变化，这时与其反相的/CK就能起到纠正偏差的作用，当CK出现
上升快下降慢的情况时，相应的/CK则是上升慢下降快，起到触发时钟校准的作用，这
是DDR采用差分时钟的优点。

图1 DDR读操作时序图
DDR与普通SDRAM的另外一个差别是增加了数据选通脉冲DQS信号，在接收端使用DQS
来读出相应的数据DQ，上升沿和下降沿都有效。DQS和DQ都是三态信号，在PCB走线
上双向传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，而写操作
时，DQS信号的边沿在时序上与DQ信号的中心处对齐。
信号完整性的概念
信号完整性（Signal Integrity，简称SI）指信号在电路中以正确的时序和幅度做出
响应的能力，可理解为信号在线路上的传输质量。信号完整性问题与信号时序、信号
在传输线上的传输延迟、信号波形的失真程度等密切相关。高速DDR设计应全面考虑
信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等。在高频PCB设
计中要认真考虑时钟线、信号线、电源分配和地线回路，还要考虑噪声容限、负载匹
配和传输线效应等因素，随着信号工作频率的不断提高，信号完整性问题已经成为设
计高速DDR电路关注的焦点。下面具体分析信号完整性问题的产生及解决方法。
避免对信号完整性的影响

1 反射
反射（Reflection）会使合成信号形成过冲，导致信号波形在逻辑门限附近波动，如
图2所示。信号在跳变的过程中可能跨越逻辑电平门限，多次跨越逻辑电平门限则会
导致逻辑功能紊乱。产生反射的原因是信号传输线两端的阻抗不匹配。

图2 反射导致过冲示意图
消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越
大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注
意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传
输线的各段之间也将会出现反射。

2 串扰
信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰（Crosstalk）。
串扰是指没有直接连接的信号线之间的耦合现象。由于高频信号沿着传输线是以电磁
波的形式传输的，信号线会起到天线的作用，电磁场的能量会在传输线的周围发射，
当高速变化的信号沿传输线A传播时，信号线周围的空间就存在时变的电磁场，如图3
所示。这种时变的电磁场会使周围的传输线B产生感生电压，这就是串扰，PCB板层的
参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一
定的影响。串扰会随着时钟频率的升高和设计尺寸的减小而加大，信号沿的变化率越
快，产生的串扰也越大。串扰超出一定的值会使数字信号出现误码，可能引发电路误
动作，严重时会导致系统无法正常工作甚至崩溃。

图3 串扰的形成示意图
在高速信号系统设计中，反射属于单信号线现象，当然包括地平面问题。但串扰不
同，它是两条信号线之间以及地平面之间的耦合，所以又称为三线系统。形成串扰的
根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干
扰源强度和切断干扰路径两个方面进行，在设计时要注意以下几点。

● 在数字电路中，通常的时钟信号都是边沿变化快的信号，对外串扰大。所以在设计
中，时钟线宜用地线包围起来，并要尽量使用低电压差分时钟信号。

● 在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线或地平面，可
以起到隔离的作用而减小串扰。

● 信号不要形成环路，若无法避免则应使环路面积尽量小。
● 在布线空间许可的前提下，加大相邻信号线之间的间距，减小信号线的平行长度，
时钟线尽量与关键信号线垂直而不要平行。

● 闲置不用的输入端不要悬空，而是将其接地或接电源（电源在高频信号回路中也是
地），因为悬空的线有可能等效于发射天线，接地就能抑制发射。实践证明，用这种
办法消除串扰有时能立即见效。

3 地弹
地弹（Ground Bounce）通常包括电压跌落和接地反弹，当系统同时转换多个引脚的逻
辑状态时，会产生较大的瞬态电流，导致电源线上和地线上电压的波动，电源电压跌
落和接地反弹使信号沿出现平台，如图4所示。反弹是噪声来源之一，还可能使时序
发生偏移。反弹的噪声影响着阈值的判断，严重时会使系统产生误动作。
图4 地弹的形成示意图
要抑制反弹的影响，首先是想办法减小电源的摆幅，尽量选用性能好的电源，布局时
可对系统进行分割，尽量减小系统中的各种电源之间的互相影响，如数字电源和模拟
电源恰当地分区，高速部分与低速部分恰当地分区，分割的目的是要重点保护高速部
分。DDR部分是高速接口，对它谨慎处理是保证信号完整性的关键，低速部分的信号完
整性相对容易达到要求。
抑制反弹的另一办法是降低PCB端的分布电感量。由于电感会随导体的增长而增大，
随导体宽度增长而减少，所以高速DDR电路接地回路应尽量宽广，减少其接地端回路
的电感量。尽量在PCB的顶层和底层大面积铺铜，这些措施对解决反弹都能起到积极
有效的作用。

要抑制反弹还有一个比较简单的方法是选择合适的位置放置去耦电容，必要时可选用
高频低阻抗电容，加上适当的去耦电容能有效地抑制电源和地线上的反弹噪声。
如何测试DDR电路

DDR总线走线数量多、速度快。以海力士HY5DU561622CT为例，该芯片共有66个引
脚，操作时序复杂，DDR总线容易出现信号完整性问题，诸如时钟信号丢失、信号严
重变形、上电时序出错、操作时序违规、协议违规、数据电平错判等。

测量信号的实际质量对判定信号完整性十分重要，就时域测量范围来看，可用示波器
观察信号的形态：包括差分时钟波形，信号的上升时间、下降时间、幅值、振铃和过
冲等参数。就频域测量范围来看，我们可用频谱仪测定基波和谐波等信息。DDR电路信
号众多，必须同时分析多个信号才能确定总线的状态和其他信号时序的正确性，只凭
示波器或频谱仪是监测不了的，使用逻辑分析仪是追踪信号完整性的有效途径。逻辑
分析仪具有定时分析和状态分析两种分析模式。定时分析是用逻辑分析仪的内部时钟
来采集数据，这种分析模式适合于分析各信号线在时间上的相关性。状态分析是采用
系统的状态时钟来采集数据，这种分析模式捕获的是总线上的实际数据，有利于对实
际数据的判断和协议的分析。

如何使用逻辑分析仪测试DDR的上电时序呢？DDR上电和初始化的过程是:首先VDD上
电，接着VDDQ上电，然后VREF和VTT上电，这阶段保持CKE为低电平，满足规定
的延迟后，CKE才转为高电平。当各种供电和差分时钟都已进入稳定后，才可以执行操
作指令，接着设置模式寄存器，再写入操作参数。这些都必须按照规定的时序进行，
如图5所示。

图5 DDR上电时序
测试时可同时把以上信号分别接到逻辑分析仪的不同通道，正确设置有关参数，就可
捕获和查看各信号的建立时间、保持时间和延迟，判断上电时序是否正确。逻辑分析
仪能同时查看几十路信号，从全局观察和分析信号完整性问题。逻辑分析仪可在复杂
的逻辑行为下触发和观察DDR的数据流，还可在发生逻辑故障时触发来观察产生该故
障时的信号情况。
结语

设计高清数字机顶盒有许多不同的存储器可选方案。与其他存储器选择相比，DDR的优
势是很明显的。但要注意DDR是一个高速而复杂的接口，对系统稳定性具有关键的影
响，以前可忽视的信号完整性问题此时此时显得非常重要，在PCB设计中要认真细致
考虑反射、串扰和地弹等问题。要确保机顶盒能长期稳定而可靠地工作，研究和测判
信号完整性非常关键。