FPGA在增量式编码器接口电路设计中的应用

FPG A在增量式编码器接口电路设计中的应用孙士尉1,刘立军2(11河北工程技术高等专科学校,061001;21廊坊开发区昂瑞自动化工程有限公司,065000)摘要:利用FPG A和Veril og HDL语言,采用自顶向下的设计方法,设计了增量式光电编码器的接口电路,具有硬件辨向、倍频和计数等功能,可与微机或DSP并行通讯,并消除了硬件延时可能引起的错误。

关键词:增量式光电编码器;FPG A;Veril og HDL;接口中图分类号:TP302 文献标识码:B 文章编号:1004-0420(2008)04-0021-030　前言光电编码器在现代电机控制系统中常常用以检测转子的位置与速度,是通过光电转换将输出轴上的机械几何位移量转换成脉冲或数字量的传感器。

按信号输出形式分为两种类型:绝对式和增量式。

绝对式光电编码器具有输出数字量可与微机或DSP直接接口,无累积误差等优点,但是价格高、制造工艺复杂,不宜实现小型化。

增量式光电编码器不具有计数和接口电路,一般是输出A、B、Z脉冲信号,但是价格较低,因此比较常用。

增量式光电编码器的输出信号可以直接连接到微机或DSP的计数器输入端,由其软件来辨相和计数。

而这占用了微机的硬件资源和软件执行时间,对于微机系统运行繁忙或实时性较高的场合是不允许的。

市场上也有实现光电编码器与电机控制系统连接的仪表,但是价格昂贵,使用也比较复杂。

本文设计了一个基于FPG A的简单且精度高的接口电路,具有硬件辨向与计数功能,计数结果以并口输出,可与微机或DSP并行通讯。

同时在并口之前用锁存电路来消除硬件电路延时所可能引起的计数错误,减轻了后续微机的负担。

1　接口电路总体方案设计增量式光电编码器利用双光栅叠栅条纹技术,对空间位置进行光学放大,通过光电接收器输出相位相差90°的两路信号sinθ和cosθ,判向电路根据这两号的相位关系,确定码盘的转动方向,然后按光栅付之间的转动方向对正弦信号的每个周期进行增或减计数,正转则加,反转则减,于是便可获得相对某一位置的计数值N。

若光栅节距角为:δ,那么相对该指定位置的角度粗码值θ就为:θ=N×δ。

假设增量式光电编码器输出两个互差90°的方波信号为A、B,每转一周每个信号输出N个脉冲。

A、B 信号的相位关系体现了光电编码器旋转方向。

当光电编码器顺时针旋转时,A超前B90°;逆时针旋转时,B 超前A90°。

辨向电路通过A、B的相位关系来判断旋转方向,并且据此决定当一个计数脉冲出现时应该对当前计数值加1还是减1。

图1中用D触发器实现辨向。

并用一个异或门从A、B信号产生计数脉冲,起到倍频作用。

图1　接口电路结构图光电编码器顺时针旋转时,信号A超前B90°,D 触发器(上升沿触发)输出Q(波形W1)为高电平,Q(波形W2)为低电平。

此时,counter计数器的加计数端up为1,于是在clk(A、B倍频后的结果)的作用下加一计数。

当光电编码器逆时针旋转时情况相反,信号B超前A90°,D触发器(上升沿触发)输出Q(波形W1)为低电平,Q(波形W2)为高电平。

此时,counter 计数器的加计数端dn为1,于是在clk的作用下减一计数。

这里counter为16位计数器,顺时针旋转计数范围0～65535,逆时针旋转时计数范围0(65535)～-65535。

编码器每转一周也会同时输出一个标记窄脉冲Z,Z用来同时重置计数器。

计数器工作时存在时间的延时,如果计数器还未准备好,处理器就来读取数据,读取的数据将是错误—12—的。

为了避免错误的发生,这里设计了一个数据锁存电路latch 。

锁存器的触发窄脉冲比计数脉冲W 3或W 4延时半个周期。

这样,当计数器未稳定时,其输出的数据不会通过锁存器。

另外,图1中buff 为微机读取数据所需的并行口缓存电路。

2　接口电路的FPG A 实现以上介绍的是整个接口电路的原理,其中辨向、倍频、计数、锁存、缓冲、延时等功能模块在一片FPG A 上实现,这里我们采用A ltera 公司Cycl one 系列的EP1C12Q240C8芯片。

2.1　接口芯片的功能及引脚介绍图2　接口芯片如图2,接口芯片有5个输入,16个输出,下面就每个端口的意义作一说明:A:编码器的A 相输入;B :编码器的B 相输入;Z:编码器的Z 相输入;SYS_CLK:接口的全局时钟;RD:处理器读信号;D0～D15:输出的16位计数值。

2.2　Veril og HDL 程序对于硬件描述语言主要有VHDL 和Veril og HDL 两种,其中Veril og HDL 类似C 语言,通俗易懂,所以我们采用了Veril og HDL 。

部分程序代码如下:module encoder_interface (a,b,z,sys_clk,rd,q );　input a,b,z,sys_clk,rd;　out put [15:0]q;　wire w0,w1,w2,w3,w4;　wire [15:0]q0;//计数器输出　wire [15:0]q1;//锁存器输出　wire [15:0]q2;//缓冲器输出　xor (w0,a,b );//异或倍频　d_trigger (a,b,w1,w2);//d 触发器辨向　counter (w1,w2,z,w0,q0);//计数器实例化　latch (sys_clk,q0,q1);//锁存器　buff (rd,q1,q2);//缓冲器end module//33333333d 触发器模块module d_trigger (clk,d,qq,qqf );　input clk,d;　out put qq,qqf;　reg qq;　al w ays @(posedge clk ) qq =d;　not (qqf,qq );end module//33333333计数器模块module counter (up,dn,clr,clk,d );　input up,dn,clr,clk;　out put [15:0]d;　reg [15:0]d;　al w ays @(posedge clk ) begin if (clr )d =0; else if (up ) d =d +1; if (dn ) d =d -1; endend module//33333333锁存模块module latch (clk,d0,qq1);　input clk;　input [15:0]d0;　out put [15:0]qq1;　delay (clk,e );　al w ays (posedge e ) qq1=d0;　endmodule//3333333333缓冲模块module buff (rd,d1,qq2);　input rd;　input [15:0]d1;　out put [15:0]qq2;　al w ays (posedge rd ) begin—22— qq2=d1; endend module //延时模块module delay (clk,e );　input clk;　out put e;　reg [5:0]shift;　assign e =shift[5];　al w ays@(posedge clk )　shift <={shift[4:0],data_in};end module3　仿真波形用Veril og HDL 语言完成电路描述之后,本文采用Quartus Ⅱ6.0工具对程序进行了功能和时序仿真。

仿真结果如图3:图3　时序图4　结束语本文设计了增量式光电编码器的一种简单且高精度的鉴相、计数和接口电路,可根据光电编码器的转向进行递增或递减计数,并可与微机或DSP 直接进行并行通讯。

实验结果验证了本设计的正确性。

需要指出的是,本电路上电后,只有在出现一次Z 脉冲之后检测结果才正确。

参考文献:[1]　方艳辉.增量式编码器全数字量相加技术的研究[C ].中国科学院研究生院硕士学位论文,2005.[2]　吴志刚.光电编码器的原理与应用[J ].浙江冶金,2001,(2).[3]　夏宇闻.复杂数字电路与系统的Veril og HDL 设计技术[M ].北京:北京航空航天大学出版社,1999.[4]　谈艳云.用Veril ogHDL 语言设计分频器和32位计数器[J ].微计算机应用,2002.收稿日期:2008-04-23作者简介:孙士尉(1979-),男,讲师,北京科技大学控制理论与控制工程专业在读硕士。

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