可编程ASIC

输出0 的模块 +3.3V
输出1 的模块 +3.3V 高电平输出阻抗
低电平输出阻抗
负载阻抗
负载阻抗
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高阻态‘Z’与总线复用
输出1 的模块 +3.3V 高电平输出阻抗
•错误电路： •在VHDL中， 这 种情况叫做 多驱动。 •思考：会造成 什么 后果？
负载阻抗
输出0 的模块
+3.3V
低电平输出阻抗
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VHDL中的变量
• • • • • • • • 与c语言的变量一样，赋值是立即有效的。 Process( a, b, c ) – 注意d为变量(用variable声明) Begin d := a; x <= c XOR d; d := b; 结果： y <= c XOR d; x <= a XOR c; End prcoess; y <= b XOR c; 电子科技大学
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高阻态‘Z’与总线复用
· 一般情况下，几路 输出同时驱动一路 负载时，只允许一 路有逻辑电平1或0 输出，其他路必须 输出高阻z. · 思考：哪种电路 可以实现线与？
输出z 的模块 +3.3V
输出0 的模块
+3.3V
低电平输出阻抗
负载阻抗
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因此对于STD_LOGIC型
• • • • • • • • • • 其取值有： “U‖——初始值 “X‖——不定 “0”——0 “1”——1 “Z‖——高阻 “W‖——弱信号不定 “L‖——弱信号0 “H‖——弱信号1 电子科技大学 “-”——不可能情况
程序结构
• Library …；-- 库，包等的说明 • Entity …；-- 实体说明 • Architecture…；-- 结构体描述
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程序例子
Library ieee; Use ieee.std_logic_1164.all; a b
u1
c
Entity u1 is Port( a : in std_logic; b : in std_logic; c : out std_logic); End u1; Architecture behv of u1 is Begin c <= a and b; 电子科技大学 End behv;
关于信号方向
IN OUT BUFFER IN INOUT
IN
OUT
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VHDL常用数据类型
• Std_logic, std_logic_vector; • Integer。
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程序例子
Library ieee; 元件的结构体说明。 b 语法： Use ieee.std_logic_1164.all; a
u1
c
Architecture <结构体名> of <实体名字> is Entity u_and2 is Begin Port( a : in std_logic; … b : in std_logic; End <结构体名>; c : out std_logic); End u_and2; Architecture behv of u_and2 is Begin c <= a and b; 电子科技大学 End behv;
进程内的信号赋值: 顺序执行，并行赋值
• • • • • • 例1 ： Process Begin a <= ‗1‘; a <= ‗0‘; End process;
结果：a = ‗0‘。
•在实际设计中，应该尽 量避免出现这种对信号 多次赋值覆盖； •这意味着，尽量不要使 用书上的在process内部 进行信号初始化的方法 (后面将详细讲述)。
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传输延时
b <= TRANSPORT a AFTER 20 ns；
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惯性延时
b <= a AFTER 20 ns；
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功耗
• 与分布电容、逻辑电平门限、工作速率 等决定。以后将具体讲述这部分的内容。
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进程与硬件的对应
a b c
u1
u2
e u3 f g
U1: process(a, b)… U2: process(c)… U3: process(e, f)… VHDL解决方案：一个硬件模块对应一个软件进程。
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整型的注意事项
• 使用整型时，应该指定数据的取值范围。 • 因为这样可以指导综合器使用多少数据 线来实现它 • 如果不指定，则综合器会考虑最坏的情 况，使用32bit来实现。
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信号的特性
本门课涉及的内容：
•驱动能力；
•取值状态； •传输延时； •功耗。
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驱动能力
程序例子
Library ieee; Use ieee.std_logic_1164.all; a b
u1
c
Entity u1 is Port( a : in std_logic; 表示使用 ieee库。这是最 b : in std_logic; 常用的库说明，绝大多数 c : out std_logic); 的VHDL代码都使用这个 End u1; 库。 Architecture behv of u1 is Begin c <= a and b; 电子科技大学 End behv;
可编程ASIC
核心语法与基础电路设计 学时分配：4
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进度
• • • • • • • • • • 1.绪论 。 2.设计流程 。 3.模块化硬件与进程模型 。 4.信号传输模型 。 5.核心语法与基础电路设计 。 6.状态机设计 。 7.可靠设计与高速设计 。 8. 可编程逻辑器件。 9.数字信号处理的fpga实现。 10.数字系统的RTL设计。
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进程内的信号赋值: 顺序执行，并行赋值
• • • • • • • • 例2 ： Process(a,b,c,d) Begin d <= a; x <= c XOR d; d <= b; y <= c XOR d; End process;
结果：x <= b XOR c; y <= b XOR c;
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程序例子
Library ieee; Use ieee.std_logic_1164.all; a b
u1
c
Entity u_and2 is Port( a : in std_logic; b : in std_logic; c : out std_logic); End u_and2; Architecture behv of u_and2 is Begin c <= a and b; 电子科技大学 End behv;
• • • • • • 例1 ： Process Begin a <= ‘1’; a <= ‘0’; End process;
结果：a = ‗“并 发”)的。 •但是由于process内语句 运行的顺序性，后者将 比前者“晚”到达一个 很微小的时间。
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数据类型
• • • • • • • VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 其可综合性根据综 合器的综合能力不 布尔量； 同而不同。 时间； 字符，字符串； 错误等级。
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数据类型
• • • • • • • VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 纯粹用于仿真，不 可综合。 布尔量； 时间； 字符，字符串； 错误等级。
实际信号传输延时的硬件机制
•由晶体管的开关时间、晶体管特性电阻 和特性电容、线路分布电阻和分布电容引 起。 •具体内容可以参考数字逻辑设计的教材。
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实际信号传输延时的VHDL描 述
• • • • • 分两种：传输延时与惯性延时。 传输延时： b <= transport a after 20 ns; 惯性延时： b <= a after 20 ns;
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VHDL中的对象
• 信号: 全局量(进程之外定义)，代表硬件 连线，赋值有 Delta延时 • 变量：局部量(只在进程内可见)，不代表 硬件连线，只代表一个“值”或者“运 算结果”，赋值为立即有效。 • 常数：全局量。直接与高电平或者地电 平相连接。 • 具体可参考教材(第一版)中p.78的总结。
声明元件的实体。 语法： Entity <实体名字> is …. End <实体名字>；
程序例子 注意最后一个端口
Library ieee; Use ieee.std_logic_1164.all; b
说明语句不要加分 u1 号！ a c
Entity u_and2 is Port( a : in std_logic; 元件的外部端口。 b : in std_logic; 语法： c : out std_logic); End u_and2; 端口名 : 信号方向 数据类型; Architecture behv of u_and2 is Begin c <= a and b; 电子科技大学 End behv;
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进程的调度算法及信号赋值
• 进程：并发执行。 • 具体算法详见板书。 • 也可以参考课件“sry_模块化硬件与进 程模型.ppt‖与“sry_信号传输模型.ppt‖。 • 以下课件只讲述一些比较特殊的情况。
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信号与变量的区别
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进程内的信号赋值: 顺序执行，并行赋值
程序例子
Library ieee; Use ieee.std_logic_1164.all; a b