三位二进制同步减法计数器
数字电路课程设计—3位二进制同步减法计数器和序列信号发生器
5参考文献
[1].清华大学电子学教研组 杨素行主编《数字电子技术简明教程》
1.2课程设计的要求
1.设计3位二进制同步加法计数器（无效状态为001 100）
2.设计一个序列信号发生器（期序列为101001）
2设计3位二进制同步加法计数器(无效状态为001100)
2.1基本原理
计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。计数器不仅有加法计数器，也有减法计数器。一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
2.1基本原理…………………………………………..............………………1
2.2设计过程…………………………………………………….......………….1
2.2.1状态图……………………………………………….........…………1
2.2.2卡诺图…………………………………………………….…………1
[2].张丽萍 王向磊老师主编的《数字逻辑实验指导书》
[3].朱定华 陈琳 吴建新编著《电子电路测试与实验》
2.2.3特性方程，驱动方程………………………………………….……….3
2.3设计电路图……………………………………………….……………….3
2.4最后结果………………………………………………….………………4
3序列信号发生器（101001）…………………………….......……………………8
3位2进制同步计数器(约束项：000,010)
图a
图2.2.3电位器左端时刻仿真图1
图b:
图2.2.4电位器左端时刻仿真图2
(3)估算当电位器滑动端调至最右端时,由图（a）可得
Uom=4.877V Ucm=2.809V T=7.836ms
由图（b）可得：
T2=1.586ms ,所以T1= T—T2=7.836ms—1.586ms=6.25ms
1.3ms
5.2ms
0.2
仿真结果
1.68ms
6.063ms
0.217
(3)当电位器的滑动端调至最右端时
T1
T2
D
估算结果
5.2ms
1.3ms
0.8
仿真结果
6.25ms
1.586ms
0.798
对比表中的估算结果和仿真结果，数值有较大的误差，其误差原因是在仿真中二极管影响输入波的周期，以及读数的误差。总的来看，估算的结果和仿真的结果是一致的。
(4)状态方程：
电路次态卡诺图：
图1.3.2电路次态卡诺图
Q1N+1的次态卡诺图为：
图1.3.3Q1N+1的次态卡诺图
Q0N+1的次态卡诺图为：
图1.3.4Q0N+1的次态卡诺图
状态方程：
Y= Q1nQ0n
= +
= +X =
(5) 驱动方程为 :
= =
= =1
(6) 检查能否自启动（无无效状态）
(7) 最后结果
1数字电子设计部分
1.1
（1）了解同步加法计数器工作原理和逻辑功能。
（2）掌握计数器电路的分析，设计方法及应用。
（3） 学会正确使用JK触发器。
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
同步计数器
根据二进制加法运算规则可知，在一个多位二进制数的末位上加1时， 若其中第 i 位（即任何一位）以下各位皆为1时，则第 i 位应改变状态 （由0变成1，由l变成0）。而最低位的状态在每次加1时都要改变。
由此，当计数器用 T 触发器构成时，第 i 位触发器输入端的逻，n-1) 只有最低位例外，每次输入计数脉冲时它都要翻转，故T0=1
单元4 同步计数器
《数字电子技术》
单元4 同步计数器
《数字电子技术》
单元4 同步计数器
《数字电子技术》
单元4 同步计数器
课堂练习
《数字电子技术》
1、试分析时序电路的逻辑功能，写出电路的驱动方程、状 态方程和输出方程，画出电路状态转换图，检查电路能否 自启动。
R ____
J
____
K
____
F
；
单元4 同步计数器
《数字电子技术》
(2)圆心编程
圆心编程
条件
平面选择
旋转方向 G90时
终点位置 G时
圆心的坐标
指令 G17 G18 G19 G02 G03 X、Y、Z
X、Y、Z I、J、K
说明 圆弧在XY平面上 圆弧在ZX平面上 圆弧在YZ平面上
顺时针方向 逆时针方向 终点数据是工件坐标系中的坐标值
自动倒棱角
在倒棱/倒角过程中有的情况在倒角/倒棱前加“，”； 有的情况下不加
N0010 G91 G01 X100.0，C10.0; N0020 X100.0 Y100.0;
单元4 同步计数器
《数字电子技术》
单元4 同步计数器
2.任意角度倒棱角C/倒圆弧R
R后的数值指令倒圆R的半径值。 N0010 G91 G01 X100.0，R10.0; N0020 X100.0 Y100.0;
电子技术基础试题库及参考答案
电子技术基础试题库及参考答案试卷一一、单项选择题：在下列各题中，将唯一正确的答案代码填入括号内(本大题共13小题，总计34分)1、(本小题2分)由开关组成的逻辑电路如图所示，设开关接通为“1”，断开为“0”，电灯亮为“1”，电灯暗为“0”，则该电路为 ( )。
(a)“与”门(b)“或”门(c) “非”门2、(本小题2分)若用万用表测二极管的正、反向电阻的方法来判断二极管的好坏，好的管子应为( )。
(a) 正、反向电阻相等(b) 正向电阻大，反向电阻小(c) 反向电阻比正向电阻大很多倍(d) 正、反向电阻都等于无穷大3、(本小题2分)运算放大器电路如图所示，RF1和RF2均为反馈电阻，其反馈极性为 ( ) 。
(a) RF1引入的为正反馈，RF2引入的为负反馈(b) RF1和RF2引入的均为负反馈(c) RF1和RF2引入的均为正反馈(d) RF1引入的为负反馈，RF2引入的为正反馈4、(本小题2分)振荡电路的幅度特性和反馈特性如图所示，通常振荡幅度应稳定在（）。
(a) O 点(b) A 点(c) B 点(d) C 点5、(本小题2分)电容三点式振荡电路如图所示，其振荡频率为（）。
(a)fL C C C Co ≈+121212π()(b) fLC CC Co≈+121212π()(c) fLC CC Co≈+11212()6、(本小题2分)整流电路如图所示，直流电压表V（内阻设为无穷大）的读数均为90 V，二极管承受的最高反向电压为141 V 的电路是下列图中（）。
7、(本小题2分)若晶闸管的控制电流由小变大，则正向转折电压（）。
(a) 由大变小 (b) 由小变大(c) 保持不变8、(本小题2分)某数/模转换器的输入为8 位二进制数字信号（D7 ~ D0），输出为 0~ 的模拟电压。
若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为( )。
(a) (b) (c)9、(本小题3分)电路如图所示，已知U CC＝12V，RC＝3k，β＝40且忽略U BE,若要使静态时U C E＝9V，则R B应取（）。
三位二进制减法计数器的设计
三位二进制减法计数器的设计-CAL-FENGHAI.-(YICAI)-Company One1目录1设计目的与作用 (1)设计目的及设计要求 (1)设计作用 (1)2设计任务 (1)3三位二进制减法计数器的设计 (1)设计原理 (1)设计过程 (2)4 74161构成227进制同步计数器并显示 (4)设计原理 (4)设计过程 (4)5仿真结果分析 (5)三位二进制减法计数器仿真结果 (5)74161构成227进制同步计数器的仿真结果 (8)6设计总结 (8)7参考文献 (9)1设计目的与作用设计目的及设计要求按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。
设计作用multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。
加强了自我动手动脑的能力。
2设计任务1.三位二进制减法计数器（无效状态001，011）构成227进制同步计数器并显示3三位二进制减法计数器的设计设计原理设计一个三位二进制减法计数器（无效状态001，011）000 /0 010 /0 100 /0 101 /0 110 /0 111Q Q Q排列210图状态图设计过程a．选择触发器由于JK触发器的功能齐全，使用灵活，在这里选用3个CP上升沿触发的边沿JK触发器。
b ．求时钟方程采用同步方案，故取012CP CP CP CP ===c ．求状态方程由所示状态图可直接画出电路次态n+1n+1n+1210Q Q Q 卡诺图。
再分解开便可以得到如图各触发器的卡诺图。
Q 1n Q 0nQ 2n1图次态n+1n+1n+1210Q Q Q 卡诺图Q 1n Q 0nQ 1图n+12Q 的卡诺图Q 1n Q 0nQ 2n 0 1图 n+11Q 的卡诺图Q 1n Q 0nQ 2n 图 n+10Q 的卡诺图状态方程：nn Q Q Q Q Q Q 01n 2n 1n 21n 2++=+ （1）nn n n n Q Q Q Q Q 010111+=+ （2）n0n1n 2n 1n 21n 0Q Q Q Q Q Q +=+ （3）（2）求驱动方程JK 触发器的特性方程为n n 1n Q K Q J Q +=+120Q Q J ⊕=,n Q Q K 1n 20+=n 011Q K J ==n 0n 12Q Q J +=，n 0n 12Q Q K =（3）画逻辑电路图选用触发器，写出时钟方程，输出方程，驱动方程，便可以画出如图所示的逻辑电路图。
三位二进制减法计数器真值表
三位二进制减法计数器真值表在计算机科学和数字电子技术中，二进制是一种常用的计数系统。
它由两个数字0和1组成，可以用来表示数字、字符和其他信息。
在许多计算机中，使用二进制进行加法和减法运算是非常常见的。
而二进制减法是通过将减数与被减数相减得到差值的过程。
为了进行二进制减法运算的实现，我们可以使用一个二进制减法计数器。
这个计数器可以将两个二进制数相减，并输出差值。
一个三位二进制减法计数器由三个二进制位构成，每个位可以取0或1的值。
这样的计数器可以表示从0到7之间的数字范围。
下面是一个三位二进制减法计数器的真值表：被减数（A）减数（B）差值（D）000 000 000001 000 001010 000 010011 000 011100 000 100101 000 101110 000 110111 000 111000 001 111001 001 000010 001 001011 001 010 100 001 011 101 001 100 110 001 101 111 001 110 000 010 110 001 010 111 010 010 000 011 010 001 100 010 010 101 010 011 110 010 100 111 010 101 000 011 101 001 011 110 010 011 111 011 011 000 100 011 001 101 011 010 110 011 011 111 011 100000 100 011 001 100 100 010 100 101 011 100 110 100 100 111 101 100 000 110 100 001 111 100 010 000 101 010 001 101 011 010 101 100 011 101 101 100 101 110 101 101 111 110 101 000 111 101 001 000 110 001 001 110 010 010 110 011 011 110 100 100 110 101101 110 110110 110 111111 110 000000 111 000001 111 001010 111 010011 111 011100 111 100101 111 101110 111 110111 111 111在这个真值表中，被减数（A）和减数（B）分别取0和1的所有情况下，都列出了对应的差值（D）。
三位二进制同步减法计数器
1 三位二进制同步减法计数器的设计(000、010)1.1 课程设计的目的1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能3、学会使用实验箱、使用软件画图4、了解计数器的工作原理1.2 设计的总体框图1.3 设计过程1逻辑抽象分析CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。
当向高位借来1时应当为8，减一后为7。
状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。
2状态图状态000、010为无效状态，据分析状态图为：/0 /0 /0 /0 /0001011100101110111/13 选择触发器，求时钟方程、输出方程和状态方程● 选择触发器由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。
选用3个下降沿触发的JK 触发器。
● 求时钟方程因为是同步，故012CP CP CP CP ===● 求输出方程1.3.1 输出C 的卡诺图根据输出C 的卡诺图可得输出方程为C=Q 2n Q 1n● 求状态方程计数器的次态的卡诺图为1.3.2 次态210n n nQ Q Q 的卡诺图各个触发器的次态卡诺图如下：1.3.3 2nQ 次态卡诺图1.3.4 1n Q 的次态卡诺图1.3.5 0nQ 的次态卡诺图根据次态卡诺图可得次态方程为：Q 2n+1=Q 1n Q 0n +Q 2n Q 1nQ 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n4 求驱动方程Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n驱动方程是：J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2J 2 = Q 1n K 2=Q 0n Q 1n5 检查是否能自启动将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：/0 /0000 111 010 001而000、010都是有效状态，故设计的电路能够自启动。
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1 三位二进制同步减法计数器的设计(000、010)
1.1 课程设计的目的
1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计
2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能
3、学会使用实验箱、使用软件画图
4、了解计数器的工作原理
1.2 设计的总体框图
1.3 设计过程
1逻辑抽象分析
CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。
当向高位借来1时应当为8，减一后为7。
状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。
2状态图
状态000、010为无效状态，据分析状态图为：
/0 /0 /0 /0 /0
001011100101110111
/1
3 选择触发器，求时钟方程、输出方程和状态方程
● 选择触发器
由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。
选用3个
下降沿触发的JK 触发器。
● 求时钟方程
因为是同步，故012CP CP CP CP ===
● 求输出方程
1.3.1 输出C 的卡诺图
根据输出C 的卡诺图可得输出方程为
C=Q 2n Q 1n
● 求状态方程
计数器的次态的卡诺图为
1.3.2 次态210n n n
Q Q Q 的卡诺图
各个触发器的次态卡诺图如下：
1.3.3 2n
Q 次态卡诺图
1.3.4 1n Q 的次态卡诺图
1.3.5 0n
Q 的次态卡诺图
根据次态卡诺图可得次态方程为：
Q 2n+1=Q 1n Q 0n +Q 2n Q 1n
Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n
4 求驱动方程
Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n
驱动方程是：
J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2
J 2 = Q 1n K 2=Q 0n Q 1n
5 检查是否能自启动
将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：
/0 /0
000 111 010 001
而000、010都是有效状态，故设计的电路能够自启动。
1.4 逻辑电路图
1.4.1 电路图
1.5 实验仪器
本设计选用芯片有：2片74LS112、1片74LS00、1片74LS08、导线若干。
1.6 实验结论
实验进行正常，各个芯片都能正常运行，得到了预期结果，实现了三位二进制减法计数器的原理的验证。
2 串行序列信号检测器(1001)的设计
2.1 设计的目的
1．学会利用触发器和逻辑门电路，实现序列信号检测器，使其输入1001序列时输出为1，否则为0。
2. 了解信号检测器的工作原理。
3. 掌握常用芯片的功能，并会使用。
4. 学会使用模拟电子实验箱，会用软件画图。
2.2 设计的总体框图
2.3 设计过程
1 逻辑抽象分析，建立原始状态图
检测电路的输入信号是串行数据，输出信号是检测结果，从起始状态出发，当连
续输入1001时，输出为1，否则输出为0。
设置5个内部状态，即0S 、1S 、2S 、3S 、4S ，起始状态是0S ，若输入是1时，进入下一个状态；若输入为0，下一个状态仍是0S ，并输出为0。
当1S 状态输入为0，进入下一个状态2S ；若为1，仍为状态1S ，输出为0。
当
2S 状态输入为0时，进入下一个状态3S ；若输入为1，则返回状态1S ，输出为0。
当3S 状态若输入1时，进入4S 状态，并输出为0；若输入为0，则返回0S 状态并输出0。
在4S 状态输入1时，返回到状态1S ；若输入为0，则返回状态0S ，输出为0。
2 状态图
起始状态图为
1/0 S S 4
0/1
合并等价状态，最简状态图
根据分析0S 和4S 是两个等效状态，因为无论是0S 状态还是4S 状态，当输入为1时下一个状态都是0S ，当输入为0时，下一个状态都是1S ，且输出都为0.故得最简状态图如下：
3 进行状态分配，画出二进制编码后的状态图
1) 因状态数是4，故n=3.
2) 进行状态编码，取0S =00，1S =01，2S =10，3S =11 ，同时输入信号为X ，输出为Y 。
3) 编码后的状态图
1/1
4 选择触发器，求时钟方程、输出方程、和状态方程
● 选择触发器 选择两个CP 下降沿触发的JK 触发器
● 求时钟方程
采取同步方案，取01CP CP CP == ● 求输出方程
2.3.1 输出Y 的卡诺图
根据输出方程的卡诺图可得
Y=X Q 1n Q 0n
● 求状态方程
2.3.2 检测器的次态卡诺图
2.3.3 Q 1n
的次态卡诺图
2.3.4 0n
Q 的次态卡诺图
根据各触发器的次态卡诺图有
Q
1n+1 = X Q
1
n Q
n + X Q
1
n Q
n
Q 0n+1 = Q
1
n Q
n + X Q
1
n
5 求驱动方程
JK触发器的特性方程为
1
n n n
Q JQ KQ
+=+
变换状态方程于特性方程一致：
Q
1n+1 = X Q
n Q
1
n + X Q
n Q
1
n
Q 0n+1 = X Q
1
n Q
n + X Q
1
n Q
n
可求驱动方程：
J
0 = X Q
1
n + K
= X Q
1
n
J 1 = X Q
n K
1
= X Q
n
6 检查所设计的电路是否能自启动
因为所设计的电路的所以状态都用上了，即不存在无效状态，故不用检查能自启动。
2.4 逻辑电路图
2.4.1 电路图
2.5 实验仪器
本设计选用芯片有：1片74LS112、1片74LS08、3片74LS00、1片74LS04，模拟电子实验箱一台，导线若干。
2.6 实验结论
经过实验，实验正常，得到了预期结果，检测器的原理得到了验证，当检测到信号1001时，输出为1，否则输出为0。
3 心得体会
这次数电课程设计的学习，学到了很多关于数电理论方面和实践方面的知识，受益匪浅。
我对这门课程设计非常感兴趣。
期间我发现了很多问题，经过反复思考与分析，发现原来许多理论的都与实践有很大的区别，之后我们又对电路图进行了仿真。
完成这次课程设计我觉得收获很多，不但进一步掌握了数电的知识，还提高了自己的设计能力及动手能力。
更多的是让我看清了自己，明白了凡事需要耐心，实践是检验真理的唯一标准。
理论知识的不足在这次实习中表现的很明显。
这将有助于我今后的学习，端正自己的学习态度，从而更加努力的学习。
4 参考文献
【1】余孟尝。
数字电子技术基础简明教程。
三版。
北京：高等教育出版社,2009 【2】潘松，王国栋。
VHDL实用教程。
西安：电子科技大学出版社，2001
【3】阎石。
数字电子技术基础。
4班。
北京：高等教育出版社。
1998
【4】李世雄，丁康源。
数字集成电子技术教程。
北京：高等教育出版社。
1993。