四位二进制减法计数器
计算机组成原理4位二进制计数器实验报告
计算机组成原理实验一4位二进制计数器实验姓名：李云弟 学号:1205110115 网工1201【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
74ls161设计27进制计数器实验报告
74ls161设计27进制计数器实验报告
设计一个27进制计数器，能够进行0到26的循环计数。
实验原理：
74ls161是一种4位二进制同步计数器，能够进行二进制的加减计数。
而27进制和二进制之间的转换，可以利用除27取余法实现。
因此，通过在74ls161的CLK输入上接入一个27分频器，将27进制转换为二进制进行计数，再通过输出的值进行转换即可实现27进制计数器。
实验器材：
1. 74ls161计数器芯片
2. 27分频器芯片
3. LED灯
4. 电容
5. 电阻
6. 面包板和连接线
实验步骤：
1. 将74ls161计数器芯片和27分频器芯片插入面包板上。
2. 将CLK输入端和27分频器的输出端连接。
3. 将74ls161的CLR和LD输入端都接入高电平。
4. 将QA~QD四个输出端口依次连接到四个LED灯上。
5. 接入电源，开始实验。
实验结果：
经过实验可以发现，通过连接27分频器，计数器能够顺利地进行0到26的计数，最后回到0重新开始。
LED灯也能够随着计数器的计数进行相应的亮灭操作。
因此，实验成功。
实验结论：
通过以上实验过程可以看出，通过74ls161计数器和27分频器的结合，能够实现简单的27进制计数器。
但是，为了保证计数器的稳定性和可靠性，实验中还需要注意一些电路的参数设置和元件的选择等问题。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
数字电路练习题
选择1、有八个触发器的二进制计数器，它们最多有（ C ）种计数状态。
A 、8；B 、16；C 、256；D 、642、下列触发器中上升沿触发的是（ D ）。
A 、主从RS 触发器；B 、JK 触发器；C 、T 触发器；D 、D 触发器3、下式中与非门表达式为（ D ），或门表达式为（ A ）。
A 、Y=A+B ；B 、Y=AB ；C 、Y=B A +；D 、Y=AB4、十二进制加法计数器需要（ C ）个触发器构成。
A 、8；B 、16；C 、4；D 、35、逻辑电路如右图，函数式为（A ）。
A 、F=AB +C ； B 、F=AB +C ；C 、F=C AB +；D 、F=A+BC6、逻辑函数F=AB+BC 的最小项表达式为（ C ）A 、F=m 2+m 3+m 6B 、F=m 2+m 3+m 7C 、F=m 3+m 6+m 7D 、F=m 3+m 4+m 77、74LS138译码器有（ A ），74LS148编码器有（ C ）A 、三个输入端，三个输出端；B 、八个输入端，八个输出端；C 、三个输入端，八个输出端；D 、八个输入端，三个输出端。
8、单稳态触发器的输出状态有（ A ）A 、一个稳态、一个暂态B 、两个稳态C 、只有一个稳态D 、没有稳态1、对于MOS 门电路，多余端不允许（ A ）A 、悬空B 、与有用端并联C 、接电源D 、接低电平2、右图①表示（ A ）电路，②图表示（ B ）电路Ａ、与门 Ｂ、或门Ｃ、非门 Ｄ、与非门３、卡诺图③、④表示的逻辑函数最简式分别为（ C ）和（ B ）A 、F=B +DB 、F=B+DC 、F=BD+B DD 、F=BD+BD4、逻辑电路如图⑤，函数式为（ A ）A 、 F=AB +CB 、 F =A B +CC 、 F=AB +CD 、F=A+B C5、一位8421B C D 码计数器至少需要 B 个触发器。
A.3B.4C.5D.106、下列逻辑函数表达式中与F=A B +A B 功能相同的是（ A ）A 、B A ⊕ B 、B A ⊕C 、B A ⊕D 、B A ⊕7、施密特触发器常用于（ A ）A 、脉冲整形与变换B 、定时、延时C 、计数D 、寄存8、施密特触发器的输出状态有 BA 、一个稳态、一个暂态B 、两个稳态C 、只有一个稳态D 、没有稳态1、对于MOS 门电路，多余端不允许 AA 、悬空B 、与有用端并联C 、接电源D 、接低电平2、一个8选1多路选择器，输入地址有 ，16选1多路选择器输入地址有 。
思考题5.1如何设计二进制同步加法计数器？5.2如何设计多功能移位...
思考题5.1 如何设计二进制同步加法计数器？5.2 如何设计多功能移位寄存器？5.3 如何用74194实现数据的串行－并行或并行－串行转换？5.4 利用移位寄存器和一位全加器，如何实现累加器功能？5.5 实现任意进制计数器的反馈复位法有什么缺点？5.6 同步时序电路分析的主要步骤是什么？5.7 同步时序电路设计的主要步骤是什么？5.8 什么是移位型序列信号发生器？习题5.1 图P5.1为由JK触发器组成的移位寄存器。
⑴假定要串行输入数码101，说明其工作过程，画出波形图（输入波形应与CP脉冲同步），说明这时并行输入控制信号时高电平还是低电平。
⑵假定要并行输入数码A=0,B=1,C=0,说明工作过程。
A B C图P5.1图 P5.1解：(1) 串行输入时,并行输入控制信号为“0”,在串行输入端依次加入1→0→1,在CP 脉冲作用下作右移操作.(同步工作,图略)(2) 并行输入时,并行输入控制信号为“1”,当ABC加010时,Q0Q1Q2立即被置为010.(异步工作)5.2试用维持阻塞结构D 触发器、与非门和一个2线—4线译码器设计一个四位移位寄存器，移位寄存器的功能表如图P5.2所示。
解：以i 单元示意(左侧为i-1单元，右侧为i+1单元D i S B S A5.3 参照串行累加器示意图（见图 5.12），用两片移位寄存器74194、一个全加器、一个D触发器及少量逻辑门，设计一个四位累加器，画出逻辑图。
5.4 试用四个维持阻塞结构JK 触发器组成一个四位二进制异步减法计数器。
解：用JK 触发器的CP 下降沿触发，构成的异步二进制减法计数器的i CP 接1i Q5.5 试分析图P5.5所示计数器，画出状态图，说明计数器的模。
CP解: 0011→0100→0101→0110→0111→1000→1001→0011 (模7计数器).5.6 试分析图P5.6所示电路的功能，画出在CP 作用下c f 的波形。
4位二进制加减计数器74191
99
地
74
105
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
LS191 最小 最大
-1.5 2.5 2.7
0.4 0.5 0.3 0.1 60 20 -1.2 -0.4 -20 -100 -20 -100 35 35
单位 V V V mA µA mA mA mA
4.75
5 5.25
2
0.7
0.8
-400
4
8
0
20
25
35
20
0
40
单位
V
V V
uA
mA
MHz ns
ns ns ns
三毛电子世界
逻辑图
三毛电子世界
静态特性（TA为工作环境温度范围）
参数
测 试 条 件【1】
‘191 最小 最大
VIK输入嵌位电压
到低电平传输延迟时间
单位
MHz ns ns ns ns ns
ns
ns ns ns ns ns
三毛电子世界
动态特性(TA=25℃)
参
数[2]
测试条件
‘191
‘LS191
最小 最大 最小 最大
fmax
tPLH LOAD → 任一 Q
Vcc =5V,CL=15Pf,RL=400Ω
20
20
( ‘LS191 为 2KΩ)
33
33
tPHL
50
50
tPLH D → Q
22
32
tPHL
tPLH CLOCK → RC
50
1
压时输入电流 其余输入 （LS191 为 7V）
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成绩评定表课程设计任务书摘要Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。
本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim 仿真环境来编译实现四位二进制同步减法计数器。
在Multisim中选用四个JK 触发器来实现四位二进制减法计数器。
运用卡诺图求解时序方程。
逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
关键字：VHDL硬件描述语言、四位二进制减计数器、QUARTUSⅡ、Multisim、目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (1)（一）VHDL的编译和仿真 (1)1.建立工程 (1)2.VHDL源程序 (4)3.编译及仿真过程................................................................... (6)4.引脚锁定及下载 (9)5.仿真结果分析................................................................... (11)（二）电路设计................................................................... . (11)1求驱动方程................................................................... .. (12)2.基于Multisim的设计电路图 (15)3.逻辑分析仪显示的波形 (15)4.仿结果分析 (16)四.设计体会 (16)五.参考文献................................................................... . (17)一、课程设计目的1.了解同步减计数器的工作原理和逻辑功能；2.学会用VHDL语言对计数器进行编译和仿真；3.掌握QuartusII的使用方法；4.掌握Multisim的使用方法。
二、课程设计实现框图状态图1111 1110 1101 1100 1011 10100000 0001 0010 0011 0111 1001（缺少0100,0101,0110，1000）三、实现过程（一)VHDL的编译和仿真1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1；图1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在，系统可能提示创建新目录，如图2所示，点击“是”按钮创建新目录；图2（3）系统提示是否需要加入文件，在此不添加任何文件，如图3；图3（4）点击Next，进入设备选择对话框，如图4，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图4（5）点击Next，系统显示如图5，提示是否需要其他EDA工具，这里不选任何其他工具；图5（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，，在窗口左侧显示出设备型号和该工程的基本信息等。
2.VHDL源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isport(CP,r:in std_logic;q:out std_logic_vector(3 downto 0));end count10;architecture behavioral of count10 issignal count:std_logic_vector(3 downto 0);beginprocess(cp,r)beginif r='0' then count<="1111";elsif cp'event and cp='1' thenif count="1001" thencount<="0111";else count<=count-1;if count="0111" thencount<="0011";else count<=count-1;if count="0000" thencount<="1111";else count<=count-1;end if;end if;end if;end if;end process;q<=count;end behavioral ;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图6；图6（2）在编辑窗口中编辑程序，如图7；图7（3）输入程序后，存盘；（4）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图8所示：图8（5）建立时序仿真文件,选择“Vector Waveform File”，如图9；图9（6）出现的界面中，在Name空白处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，并对其进行仿真，如图10所示；图10 （7）仿真结果如图11：图11（8）仿真后存盘。
4.引脚的锁定及下载各引脚的锁定如表1所示：信号名称引脚cp28q3114q2115q1116q0117r58表1引脚的锁定和下载分别如图12和图13所示：图12图135.仿真结果分析结果分析：由仿真波形图可以清晰的看出减法计数器的工作过程，由1111起依 次递减，最后减至0000后再由1111起进行下一个周期的循环，其中缺少0100,0101,0110,1000两个状态。
当复位键复位后，回到1111重新开始循环。
2. Multism 实现过程1·求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图 2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
要的逻辑门外，没有专门的运算电路；计算结果由电路中的各个触发器记忆和表示；计数器计满之后自动归零，若再输入CP 脉冲又会从零开始计数，在CP 脉冲作用下，它总是周而复始循环工作的。
b.Q13n的卡诺图：c.`12+n Q 的卡诺图：d.Q 11+n 的卡诺图:e.Q 10+n 的卡诺图：(2)状态方程n n n n n n n Q Q Q Q Q Q Q 13230113++=+n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q 12301301212++=+ n n n n n n n n Q Q Q Q Q Q Q Q 023010111++=+ nn n n n n Q Q Q Q Q Q 1232301n 0Q ++=+（3)驱动方程JK 触发器的特性方程n n n Q K Q J Q +=+1将状态方程与特性方程比较，可得驱动方程，如下：=3J n 0n 1Q Q nn n Q Q Q K 0123= ()n n n Q Q Q J 3012+= ()n n n Q Q Q K 0132+=nn n Q Q Q J 2301+= n Q 01K =1J 0= nn n n n Q Q Q Q Q K 123230+=2.基于Multisim的设计电路图根据上面计算出的结果的不同J和K值选择不同的元件进行电路的连接。
电路图3.逻辑分析仪显示的波形逻辑分析仪显示的波形如图15所示：4.仿真结果分析结果分析：由图15可以清楚地看到在一个周期内，由大到小，依次完成了减计数器的功能。
由于缺省了0100,0101,0110、1000这两个状态，波形仿真中状态发生了跳变，即由1001跳变到0111，由0111跳到0010，完成一个周期计数后，下一周期继续从1111开始，不断循环往复。
四、设计体会在本次数字电路课程设计中，我受益匪浅。
我原本对二进制加法计数器这一节学习不是很透彻，对于相关设计过程和分析方法并不大熟练。
在同学和老师的讲解下，最终还算顺利完成。
这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了不错的基础。
在设计过程中，出现了各种各样的问题，有些是单一原因引起的，有的是综合原因引起的，这些都很考验我的毅力与坚持。
但是我掌握了研究这类问题的方法，即问题解决的过程就是要从问题所表现出来的情况出发，通过反复推敲，作出相应判断，逐步找出问题的症结所在，从而一举击破。
对于数字电路设计，尤其在使用Multism进行逻辑电路的连接与分析时，这种分析解决问题的能力就更为重要。
要在复杂的电子器件和密密麻麻的连线中找出头绪来，并不是一件很容易的事情。
往往要从新再来一次，但是这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者漏掉一些信息，相应得出的驱动方程就会有天壤之别，自然逻辑电路就不能实现最初的设计功能。
而且在连线的过程中一定要仔细的找准位置，一旦出错需要删除某些线的时候一定要删准确。
因此，我把这次课程设计看成一次综合学习的机会。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。