五种降低未来IC功耗的技术
热完整性：低功耗IC数字设计必备的技术
热完整性：低功耗IC数字设计必备的技术在本年度的设计自动化大会上，新老供给商都争相推出功率设计工具，旨在为数字IC设计师提供评估功耗的一种更好方法。
要点O泄漏的功耗随温度呈指数增长。
O在90nm工艺结点上，泄漏占总功耗的25%"45%o在65nm 工艺时，泄漏占总功耗50%~70%。
O片上温度会影响时序。
温度每增加15C,延迟会增加约IO(T15%。
O随着温度增加，EM也会呈指数增长，使产品寿命降低四倍。
O电阻与温度呈线性关系，会影响IR降。
15。
C的温度变化会使电阻值增加10%oO时钟门控与多线程CMOS加剧了片上的热量变化。
过去三年以来，芯片设计师对IC功率管理的关注已经从原先的第三位跃到了第一位，特别是对那些便携系统应用中ASIC和SoC的设计师而言，情况更是如此。
于是，在今年六月美国加州AnaheinI举行的设计自动化大会(DAC)上初次亮相了许多功率工具。
专家们称，若要真正控制晶体管泄漏(这种泄漏占系统功耗的比重越来越大)，就必须先了解自己设计的热效应，以及它们对数字IC时序与可靠性的影响。
专家们声称，一旦准确计算出了芯片的发热量，就可以使自己的设计最大限度地具备正确的功耗、性能和可靠性。
如果你正采用90nm或13OnnI工艺的几何尺寸开展设计，就会明白IC功率管理是一个大问题。
有几家EDA公司开发了一些估算有效功耗的工具，有效功耗是通过正常运行而计算出的系统消耗的能量。
有些供给商也已经开发了试图说明泄漏功率的工具，这是系统处于待机模式时晶体管泄漏的功率。
泄漏在0.13mm工艺时就是一个问题，当设计进入90nm和65nm工艺时愈加严重。
专家们认为，没有准确的热分析，设计师就无法考虑泄漏问题以及IC功耗。
Apache设计方案公司总裁兼CEOAndrewYang说：“随着温度上升，泄漏会呈指数增加。
TSMC（台积电）公司推测，泄漏要消耗50%的总功率。
我们已经向用90nm硅片实现设计的客户询问过此问题，他们的答案是泄漏要消耗25%〜40%的功率。
先进封装案例
先进封装案例随着科技的快速发展，集成电路（IC）的集成度和性能要求越来越高，传统的封装技术已经无法满足这些需求。
因此，先进封装技术应运而生，并成为当前集成电路领域的研究热点。
本文将介绍一些先进的封装案例，包括芯片堆叠技术、2.5D/3D集成、扇出型封装、晶圆级封装、集成无源器件、异构集成、高频电子、先进热管理、可靠性验证和先进材料应用。
一、芯片堆叠技术芯片堆叠技术是一种将多个芯片垂直堆叠在一起，实现三维集成的技术。
这种技术可以提高集成度、减小体积、降低成本，同时还可以提高信号传输速度和降低功耗。
例如，苹果公司的iPhone X采用了芯片堆叠技术，将多个芯片垂直堆叠在一起，实现了高性能的摄像头和处理器。
二、2.5D/3D集成2.5D/3D集成是一种将多个芯片通过硅中介层或直接在晶圆上集成在一起的技术。
这种技术可以实现更高密度的集成，提高芯片间的互连速度和降低功耗。
例如，AMD的Ryzen处理器采用了2.5D集成技术，将多个芯片集成在一起，实现了高性能的处理器。
三、扇出型封装扇出型封装是一种将芯片从传统的封装形式中解放出来的技术。
这种技术可以实现更高的集成度和更小的体积，同时还可以提高散热性能和降低成本。
例如，台积电的7纳米工艺采用了扇出型封装技术，实现了高性能的处理器和存储器。
四、晶圆级封装晶圆级封装是一种将多个芯片直接在晶圆上集成在一起的技术。
这种技术可以实现更高的集成度和更小的体积，同时还可以提高生产效率和降低成本。
例如，华为的Mate 20采用了晶圆级封装技术，实现了高性能的摄像头和处理器。
五、集成无源器件集成无源器件是指在芯片上集成的无源元件，如电阻、电容和电感等。
这种技术可以减小电路板的体积和重量，提高电路的性能和可靠性。
例如，德州仪器的MAX10系列微控制器采用了集成无源器件技术，实现了高性能的数字信号处理和控制器。
六、异构集成异构集成是指将不同类型的芯片或组件集成在一起的技术。
这种技术可以实现更高的性能和更小的体积，同时还可以提高生产效率和降低成本。
通信设备的绿色节能技术
通信设备的绿色节能技术随着科技水平的不断提高，通信设备已经成为现代社会中不可或缺的一环。
大家从电视、手机、电脑等设备中得到的信息大部分都是依靠通信设备实现的。
然而，通信设备的发展也带来了许多负面影响，比如能源的浪费和环境的污染。
因此，在技术创新的同时，我们也需要关注通信设备的绿色节能技术。
一、通信设备的能源消耗情况通信设备在整个信息传播过程中所占用的能源约占全球总能源消耗的2%左右，这个数字在未来还将持续增长。
现代社会对通信需求的不断增加，也意味着对设备的能源供应的要求越来越高。
如果不能有效利用现有的能源，未来可能存在能源短缺的问题。
二、通信设备的绿色节能技术为了解决这一问题，通信设备需要采用绿色节能技术，使它们在使用过程中尽可能少地消耗能源，并且能够更好地适应现代社会的需求。
（一）低功耗芯片技术低功耗芯片技术是目前通信设备中最为常见的绿色节能技术之一。
通过使用低功耗芯片，设备能够在工作状态下更节省能源，从而降低了设备损耗和不必要的能源浪费。
（二）太阳能充电技术太阳能充电技术是一种十分绿色的充电方案。
目前，很多通信设备都支持太阳能充电，比如一些安全视频监控设备等。
太阳能充电的好处在于，它可以使用环保的能源对设备进行充电，并且这种方式可以用于室内和室外设备，无需额外的能源支出。
（三）环保材料应用技术通信设备的生产过程中所需的大量材料和能源，对环境造成了一定的影响。
因此，环保材料的应用已成为通信设备生产制造中的重要环节。
使用环保材料可以降低车间污染和能源消耗，并且可以减少能源浪费对环境的负面影响。
三、未来通信设备的绿色节能技术发展随着通信需求的不断增加，以及市场对绿色节能产品的需求，通信设备的绿色节能技术也将不断发展和完善。
（一）智能化管理系统智能化管理系统可以帮助设备实现动态节能，根据设备的具体使用情况和环境情况，自动调整设备的工作状态。
智能化管理系统的应用可以更好地适应现代社会对通信设备快速、便捷、绿色节能的需求。
中小尺寸LCD驱动IC的背光省电技术-LABC／CABC-2019年精选文档
中小尺寸ＬＣＤ驱动ＩＣ的背光省电技术－ＬＡＢＣ／ＣＡＢＣ1 简介耗电的大小对携带型的电子产品，如行动电话、数字相机、PDA、MP4/MP3、手持游戏机等而言是非常重要的指标，表示了消费者可以无拘束地使用产品多久。
而这些产品有一个共通点，他们都由显示屏幕来做人与机器之间的桥梁。
为了表示足够的信息、提供高质量的色彩以及支持多媒体的应用，这个屏幕的分辨率必须要足够，颜色要多，显示的区域也是越大越好，这些要求同时也代表着功率消耗的不断增加。
TFT-LCD作为此类产品的标准显示器常常成为了功率消耗的主要组件。
图1 表示了一个有着高分辨率TFT-LCD的手机嵌入式系统的功能方块，其中高分辨率、高显示颜色、大尺寸的LCD，需要大的背光系统、大的TFT-LCD 面板、高运算速度的驱动IC，这些都造成了高的功率消耗。
图2 则是假设以一般QVGA分辨率的显示器手机在正常操作下各个组件功率消耗的比较。
可以看到显示系统因为背光的关系(通常为4个LED)，耗电量是非常惊人的，占整支手机的功耗40%以上。
说明了显示屏耗电量的多寡对于手持式产品的使用时间有着决定性的影响。
身为专业的LCD 驱动 IC提供厂商，矽创持续的经由研发新的电路设计或采用高集成的制程去降低驱动IC的功耗，如表1可以看到不管是MSTN、CSTN还是A-TFT产品，在省电这一块，矽创已经竭尽所能的将驱动IC的功耗减少了80%以上。
当驱动IC大幅度降低功率消耗的同时，也代表着高耗电的背光系统所占的功耗比重越来越大。
与最新的QVGA驱动IC相比，同尺寸的背光将多了20倍以上的功耗，也主宰了产品的使用时间。
因此我们把研究省电的目标朝向了背光模块，提出了一种背光电流调变技术。
驱动IC会动态且同步的控制背光亮度与补偿显示画面，在维持视觉效果不变的前提下，去降低背光的功耗至70%以下。
相比之下，这项技术的成功研发与应用将可增加相关产品40%以上的使用时间。
2 手机背光省电技术在手机背光的省电技术上，目前已实际应用较可行的有两种，一为环境光侦测对应背光控制和内容对应背光控制技术。
集成电路的现状及其发展趋势
集成电路的现状及其发展趋势一、概述集成电路（Integrated Circuit，简称IC）是将多个电子元件集成在一块衬底上，完成一定的电路或系统功能的微型电子部件。
自20世纪50年代诞生以来，集成电路已经经历了从小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）到甚大规模集成电路（ULSI）的发展历程。
如今，集成电路已经成为现代电子设备中不可或缺的核心部件，广泛应用于计算机、通信、消费电子、汽车电子、工业控制等领域。
随着科技的快速发展，集成电路的设计、制造和应用技术也在不断进步。
在设计方面，随着计算机辅助设计（CAD）技术的发展，集成电路设计的复杂性和精度不断提高，使得高性能、低功耗、高可靠性的集成电路得以实现。
在制造方面，集成电路的生产线越来越自动化、智能化，纳米级加工技术、三维堆叠技术等新兴技术也在不断应用于集成电路的制造过程中。
在应用方面，集成电路正向着更高集成度、更小尺寸、更低功耗、更高性能的方向发展，以满足不断增长的市场需求。
集成电路的发展也面临着一些挑战。
随着集成电路尺寸的不断缩小，传统的制造方法已经接近物理极限，这使得集成电路的进一步发展变得更为困难。
同时，随着全球经济的不断发展和市场竞争的加剧，集成电路产业也面临着巨大的竞争压力。
探索新的制造技术、开发新的应用领域、提高产业竞争力成为集成电路产业未来的重要发展方向。
总体来说，集成电路作为现代电子技术的核心，其发展现状和趋势直接影响着整个电子产业的发展。
未来，随着技术的不断进步和市场的不断变化，集成电路产业将继续保持快速发展的势头，为全球经济和社会的发展做出更大的贡献。
1. 集成电路的定义与重要性集成电路（Integrated Circuit，简称IC）是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
低功耗算法
低功耗算法
低功耗算法是指在设计和实现计算机系统、电子设备或传感器等硬件系统时，采用一系列策略和技术来最小化系统的功耗。
这些算法旨在通过降低电流、电压和频率等方面的消耗，以延长设备的电池寿命或减少系统的总体能耗。
以下是一些常见的低功耗算法和技术：
1.动态电压和频率调整（DVFS）：
-根据系统负载的变化，动态调整处理器的工作电压和频率，以在需要时提高性能，而在空闲时降低功耗。
2.电源门控（Power Gating）：
-在设备的不同部分之间引入电源门，当某个部分不需要工作时，可以关闭其电源，从而降低功耗。
3.休眠模式和唤醒机制：
-设备在空闲或不使用的时候进入休眠模式，以减少功耗。
唤醒机制可在需要时迅速将设备从休眠状态唤醒。
4.数据缓存和局部存储优化：
-通过合理设计数据缓存和采用局部存储优化算法，减少对主存和外部存储器的访问，从而降低功耗。
5.传感器和通信模块的优化：
-通过降低传感器采样频率、优化通信协议、或采用更低功耗的通信模块，降低与外部设备的能耗。
6.任务调度和能量感知调度：
-通过智能任务调度算法，将任务集中在较短时间内的活跃模式中，以便更快地进入低功耗模式。
7.适应性电源管理：
-根据系统的工作状态和需求，采用适应性的电源管理策略，以最大程度地提供性能，并同时降低功耗。
这些低功耗算法通常需要在系统设计的早期考虑，并涉及硬件和软件方面的协同工作，以有效地降低整个系统的功耗。
如何降低射频功率放大器的功耗方案比较
如何降低射频功率放大器的功耗方案比较在向着4G手机发展的过程中，便携式系统设计工程师将面临的最大挑战是支持现有的多种移动通信标准，包括GSM、GPRS、EDGE、UMTS、WCDMA和HSDPA，与此同时，要要支持100Mb/s～1Gb/s的数据率以及支持OFDMA调制、支持MIMO天线技术，乃至支持V oWLAN的组网，因此，在射频信号链设计的过程中，如何降低射频功率放大器的功耗及提升效率成为了半导体行业的竞争焦点之一。
目前行业发展呈现三条技术路线，本文就这三条技术路线进行简要的比较。
利用超CMOS工艺，从提高集成度来间接提升PA效率UltraCMOS采用了SOI技术，在绝缘的蓝宝石基片上淀积了一层很薄的硅。
类似CMOS，UltraCMOS能够提供低功耗，较好的可制造性、可重复性以及可升级性，是一种易用的工艺，支持IP块的复用和更高的集成度。
与CMOS不同的是，UltraCMOS能够提供与在手机、射频和微波应用领域普遍使用的GaAs 或SiGe技术相媲美甚至更好的性能。
尽管UltraCMOS和pHEMT GaAs都能提供相同级别的小信号性能并具有相当的网格通态电阻，但是，UltraCMOS能够提供比GaAs或SiGe 更优异的线性度和防静电放电(ESD)性能。
对于更复杂的应用，如最新的多模式、多频带手机，选择合适的工艺技术更为关键。
例如，在这些应用中，天线必须能够覆盖800～2200MHz的频段，开关必须能管理多达8路的大功率射频信号，同时还必须具有低插损、高隔离度、极好的线性度和低功耗。
适当的工艺技术能够改善技术选项的可用性，进而改善天线和射频开关的性能，最终改善器件的总体性能。
更重要的是，如果工程师在整个设计中采用同一工艺技术，能够获取更高的集成度。
例如，Peregrine公司在UltraCMOS RFIC方面的最新进展是推出SP6T和SP7T天线开关。
这些符合3GPP的开关满足WCDMA和GSM的要求，使得设计工程师可以在兼容WCDMA/GSM的手机中使用一套射频电路，并且实现业界领先的性能。
数字电路降低功耗的方法
数字电路降低功耗的方法数字电路功耗的降低是现代电子技术设计的一个重要课题。
随着电子设备的普及和计算需求的增加，如何减少数字电路中的功耗成为了一个迫切需要解决的问题。
本文将探讨一些方法和技术，帮助降低数字电路的功耗。
1. 时钟频率优化在数字电路中，时钟频率是一个重要的参数，它决定了电路运行的速度。
然而，高频率的时钟意味着更高的功耗。
因此，通过优化时钟频率可以实现功耗的降低。
一种常见的方法是对时钟信号进行分频，降低时钟的频率，从而减少功耗。
2. 电源电压降低降低电源电压是另一个可以减少功耗的方法。
随着技术的进步，数字电路对电源电压的要求越来越低。
降低电源电压可以降低电路的功耗，但需要注意的是，电源电压的降低也会导致电路的性能下降，需要在功耗和性能之间进行权衡。
3. 优化电路结构合理的电路结构设计也可以降低功耗。
例如，采用低功耗的逻辑门电路替代传统的电路结构，可以显著减少功耗。
另外，通过优化电路中的开关电流路径，减少电流的损耗，也可以达到降低功耗的目的。
4. 采用节能型器件选择功耗较低的器件也是一个有效的方法。
现代科技已经提供了许多节能型的数字电路器件，如低功耗逻辑门、低功耗存储器等。
采用这些器件可以显著降低功耗，提高电路的能效比。
5. 关闭无用电路数字电路中常常存在一些无用的电路模块或电路分支，它们可能是由于设计中的一些历史原因或故障导致的。
及时检测和关闭这些无用电路模块，可以节省很多功耗。
因此，在电路设计和调试的过程中，对无用的电路要进行全面的识别和屏蔽。
6. 优化数据传输数字电路中常常需要进行大量的数据传输。
优化数据传输的方式可以减少功耗。
例如，采用数据压缩算法可以缩小数据量，减少传输数据的次数，从而减少功耗。
此外，采用高效的数据缓存技术和流水线技术，可以提高数据传输的效率，进一步减少功耗。
7. 功耗管理技术功耗管理技术是数字电路设计中一个重要的方向。
通过采用先进的功耗管理技术，可以根据不同的运行状态和需求，动态地调整电路的供电和工作频率，从而实现功耗的最优化。
（数字IC）低功耗设计入门（五）
（数字IC）低功耗设计入门（五）二、RTL级低功耗设计（续）前面一篇博文我记录了操作数隔离等低功耗设计，这里就主要介绍一下使用门控时钟进行低功耗设计。
（4）门控时钟门控时钟在我的第一篇博客中有简单的描述，这里就进行比较详细的描述吧。
我们主要学习门控时钟电路是什么、什么使用门控时钟、综合库里的门控时钟、如何使用门控时钟、对门控时钟的一些处理、手动插入门控时钟。
我们重点介绍如何使用门控时钟和门控时钟的处理。
①门控时钟概述门控时钟有两种方案:一种直接针对寄存器的时钟进行门控，一种对模块级别的时钟进行门控。
相比之下，直接对寄存器的时钟进行门控更为灵活。
因为在很多时候，我们不能保证刚好将不需要门控的寄存器与需要门控的寄存器分配在不同的模块。
因此我们主要介绍寄存器级的门控时钟。
============================================================================= 下图是门控时钟的一个简单电路图：上述电路图中，将控制信号(EN)直接与时钟信号(CLK)进行与操作，以完成门控。
门控后的时钟信号GCLK送到寄存器阵列中。
这样，当EN为0时，该时钟被关掉。
相应的波形如下所示：可以看出，如果EN信号不加控制，会导致门控时钟信号出现毛刺。
时钟上的信号出现毛刺是非常危险的。
所以在进行门控时，为了使门控时钟不产生毛刺，使能信号必须满足条件:它是寄存器的输出，该寄存器的时钟信号与要门控的时钟信号是相同的。
由于上述原因，虽然采用这种门控方式最直接，但在实际中很少采用。
============================================================================== 为了解决这种问题，引入基于锁存器的门控时钟方案，如下图所示：对应的时序图如下所示：可以看到，这种方式消除了EN与CLK组合产生的毛刺对门控时钟的影响。
数字IC低功耗设计综述
ACV 2 f 图WA1V功I 耗sho的rt 电 V路I示le意ak 图f A C V W
由公式(2)可f 以A看出C：V降低W跳变功耗可以通过降
低 载
器f
电
件A的
容或
工C作
者降
电V 压W和工 低WA电VI路sh的ort
作跳v频变WA率因E、子(V减来WddA小实V单现VI sth元；ho)rt器与3 v件短WA的路E负功(Vdd
结构重构是利用在电路中插入缓冲器或冗余电 路的方法来消除由于路径延迟不同而引起的glitch， 消除glitch对输出的影响，而且不改变原电路实现的 功能。不过，冗余电路本身会增加一定的功耗。
数字电路中，时钟的翻转必然会引起各时序单 元的动作，使得相同的输入值在每个时钟周期都被 重复加载进后面的寄存器中，使后面的寄存器、时 钟网络和多选器产生不必要的功耗。插入门控电路 可以将寄存器的时钟关闭，防止时钟触发寄存器， 大幅度降低功耗[7]。时钟门控[8]技术可以说是当前最 有效的低功耗技术，可以减少30% ~ 40%的功耗。时 钟门控技术可以作用于局部电路或一个模块，也可 以作用于整个电路。作用范围越大，功耗减少越显 著，但是门控时钟的插入可以引起时钟脉冲相位差 不平衡和额外的插入延迟。
采用先进的工艺，能获得更小的晶体管尺寸， 有助于减小互连线长度和开关电容，从而有助于降低 电路功耗[3]。同样地，多层金属布线可以避免使用大 范围连线，减少开关电容降低功耗。但是多层金属会 导致耦合寄生电容的增加，抵消部分降低的功耗。
过，降低电源电压会使得延迟增加、性能下降。作 为折中，可以在阈值电压不变的情况下，采取多电 源电压(Multi Supply Multi Voltage, MSMV)的方 法。即在系统的关键时序路径上，采用较高的电源 电压保证整个系统的性能，而在其它路径上，采用 低的电源电压以减少功耗。不过，电平转换电路的 增加是其主要的制约因素。
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五种降低未来IC功耗的技术摘要：以下讨论五种可用于降低未来IC功耗的技术。
这些技术目前已经在开发中，可望共同解决未来十年内将会面临的功耗问题。
关键字：半导体, I C功耗, 芯片产业, ED A功耗过高已经成为半导体制程尺寸进一步微缩的主要障碍，并且严重威胁到所有电子领域的一切进展──从推动行动设备更加微型化到开发超级电脑均包含在内。
虽然根本原因在于永恒不变的物理和化学原理，但工程师们已经开发出一系列的创新技术，以用于减轻目前所面临的问题，并可望对振兴未来的芯片产业有所助益。
来源:大比特半导体器件网以下讨论五种可用于降低未来I C功耗的技术。
这些技术目前已经在开发中，可望共同解决未来十年内将会面临的功耗问题。
拥抱协同设计电子设计自动化(E D A工具可让设计团队从一开始就进行协同设计，从而实现最佳化低功耗设计。
事实上，业界最低功耗的处理器和系统级芯片开发人员不仅透过最佳化架构和材料来实现优势，也采用协同设计封装、电源、射频电路和软体来降低功耗，而不至于降低性能或增加成本。
来源:大比特半导体器件网“实现低功耗必须采用覆盖技术、设计方法、芯片架构和软体的全面性方法。
”德州仪器(TI)公司设计技术与EDA部门总监DavidGreenhill表示。
TI已经使用了许多先进技术为每个子系统进行最佳化，从而为低功耗元件提升了新标准，例如打造自有的制程技术来平衡关断模式的漏电流与主动电流性能，或使用电压与频率扩展技术来定义各种省电工作模式。
“第一步是从性能和功耗的观点来确认产品的目标。
一旦这些目标确定后，就可以开始采用专用的制程技术，以提供所需的性能，而不至于超出设备的功耗预算。
”TI公司28nm平台经理RandyHollingsworth指出。
来源:大比特半导体器件网EDA工具一直是实现这些更低功耗目标的关键，但有时需要围绕设计回路进行一些反覆，因为采用传统EDA工具进行功耗估计只在接近设计周期结束时才比较精确。
对于未来的IC来说，必须在设计周期初期便进行精确的功耗估算。
来源:大比特半导体器件网一些专用工具的供应商已经拾起了接力棒。
例如美国加州Atrenta公司推出一款名为Spyglas sPower的工具，它可采用标准的暂存器传输级(RTL)描述来执行功耗估计、功耗降低与验证。
这些RTL描述在较早的设计周期就能从每种主要EDA工具获得。
来源:大比特半导体器件网“而今，工程师希望能在较早的设计周期展开功耗估计。
”Atrenta公司资深工程总监PeterSuaris表示，“你不能再等到设计临近结束时才去估计功耗。
你必须在RTL级就针对功耗进行协同设计，并为设计进行改动，以便能从一开始就实现节能效果。
”来源:大比特半导体器件网Atrenta公司宣称，其专用的节能工具能以20%以内的精密度估计最终功耗预算，而功耗降低工具还可使最终设计功耗减少达50%。
降低工作电压微缩芯片尺寸通常能够降低工作电压，从而实现节能。
例如，三星公司(Samsung)最新的20nm…绿色记忆体‟芯片透过将工作电压从 1.5V降低至1.35V，以节省67%的功耗。
来源:大比特半导体器件网处理器和逻辑电路的工作电压甚至低于记忆体元年，但工作电压降低至1V以下时就不可避免地必须进一步改善半导体制程。
IBM、英特尔(Inte l)、三星、TI、台积电(TSMC)和其他每家半导体制造商均持续改善制程，以便能在更低电压下作业，不过，过去几个制程世代以来的进展速度已开始减缓。
来源:大比特半导体器件网其关键在于电晶体导通的阈值电压在使用不同晶圆时是不一致的，因为在更大尺寸时制程的变化可以忽略。
而由于在特定电压下关断状态的漏电流在不同阈值时有很大的变化，因此理想芯片实际上要使用根据其特性定制的供电电压。
来源:大比特半导体器件网英特尔公司声称已具有更好的解决方案──这是该公司花费近十年时间进行完善的一种方案。
英特尔采用了所谓三闸(tri-gate)的3DFin FET电晶体架构，这种架构以三维方式在电晶体通道周围环绕三个金属闸极，使电晶体处于这些闸极的电场之下。
这种技术可以抵销阻止工作电压低于1V 的制程变化。
“我们已经成功地展示我们的三闸电晶体结构，可将工作电压减少到0.7V范围，而且还能做得更低。
”英特尔公司资深工程师MarkBohr指出，“这些都是具有更陡峭次阈值斜率的完全耗尽型电晶体，可以更小的漏电流更快切断，同时以更低阈值导通电压。
”来源:大比特半导体器件网资金雄厚的半导体制造商们专注于模拟英特尔公司的3D架构，但一些新创企业则致力于研发新型平面制程，针对缺乏时间和资金来完善3D架构的半导体制造商重启电压调整进程。
例如SuVolta公司已经发明出一种用于标准CMOS产品线的超低电压平面制程。
SuVolta并未使用3D闸极耗尽型电晶体，改而采用一种未掺杂通道(带掺杂的阈值和保护带)以避免掺杂中的变化。
深度耗尽型通道制程可在标准的平面CMOS产品线上实现。
来源:大比特半导体器件网“透过使用平面深度耗尽型通道制程，我们已成功展示供电电压可降低到0.6V，未来还能够降得更低。
”SuVolta公司技术长ScottThompson透露。
SuVolta还取得了第一个授权协议──富士通半导体，该公司将在今年稍晚进行量产。
有关该重要授权交易的进一步声明可望在2012年稍晚发布。
来源:大比特半导体器件网智能调节功能一般来说，供电电压和时脉速度越低，功耗就越低。
然而性能也受到影响。
因此，最新的微控制器和SoC开始寻求运用智能电源管理单元，自动调整工作电压与时脉速度来搭配工作负载。
“电源管理的基本思路是单独立地调整芯片不同部份的供电电压和时脉速度，以便在任何特定时间点都能匹配其工作负载，同时关闭未使用的电路。
”即将接任SiliconLaboratories公司CEO的TysonTuttle表示。
电源管理单元通常以状态机模组的方式建置，能够选择性地降低非关键功能的电压和时脉速度。
但随着半导体节点变得更先进，芯片中填入更多的电晶体，一种所谓“暗场硅晶”(darksilicon)的概念──大部份的芯片在需要使用以前均处于断电状态──这或许会是未来半导体的先驱设计理念。
“在未来更先进的制程节点，如22nm，SoC将整合进更多能同时导通的电晶体。
”Rambus公司CTOElyTsern表示，“暗硅的概念就是在芯片上制作许多特殊用途的功能，但在任何时刻都只启动所需的功能，让其它功能则保持黑暗的断电状态，什么事也不做。
”来源:大比特半导体器件网英特尔在芯片电源管理方面处于领先地位，能够随时时详细地监视核心的温度，允许透过提升时脉(turbo模式)以提高性能或降低速度来节省功耗。
但并不是所有的电源管理功能都能十分经济地移植到芯片上。
事实上，最智能化的电源管理方案是在芯片上和外部电源管理单元之间划分任务。
“针对外部电源管理存在经常性的需求，因为从功率密度来说，能够加进芯片上的内容是有限的。
”Enpirion公司CTO兼共同创办人AshrafLo tfi表示。
Enpirion公司专门生产独立式电源管理单元，这些电源管理单元能从处理器接收命令，例如当处理器进入睡眠模式时降低处理器的电压，当处理器被唤醒时再迅速恢复电压。
来源:大比特半导体器件网采用3D/光学互连透过缩短互连线的长度并降低其电线，就能支援更小的驱动器电晶体，从而降低IC的功耗。
缩短互连线长度的传统方法是增加金属层，因此目前有些芯片的金属层多达10层。
然而，互连层设计最新创新成果是三维硅穿孔(TSV)，允许将记忆体芯片堆叠在处理器之上。
这种技术将互连长度减少到芯片间的距离，因此不需要大功耗的驱动电晶体和长的印刷电路板互连线。
然而，TSV的经济性比较差，目前大多数芯片制造商的TSV时程都处于延后状态。
“虽然硅穿孔(TSV)确实可透过缩短走线长度来降低功耗，但这是一种成本非常高的解决方案。
”TI公司的Greenhill表示，“为了更具经济性，TSV 需要能够弥补其它不足(如介面性能)，才能让它的成本较为合理。
”来源:大比特半导体器件网赛灵思公司(Xilinxnc.)是一家非常了解如何为TSV成本/性能取得平衡的公司，该公司正提供第一款使用TSV的商用芯片。
相较于在PCB板上焊接独立元件的方式，赛灵思公司采用这种具成本效益的方案不仅能降低芯片功耗，同时也提升了性能。
此外，它还可为赛灵思公司的客户降低BOM 成本，赛灵思公司资深总监EphremWu表示。
赛灵思公司透过使用硅中介层(interposer)回避了在PCB板上焊接各个FP GA的问题。
这种硅中介层可在单一封装内互连4个高密度的FP GA。
这种技术不仅能提升性能，还能使功耗降低到19W，相形之下，传统的PCB解决方案功耗还高达112W。
另外一种前端技术是使用光学收发器。
例如，IBM公司的P ower7超级电脑使用从传统光学元件产生的板载光子互连。
未来的芯片很可能使用Kotura公司和其它公司提供的专用光学解决方案，将光子功能转移到能够附加处理器与记忆体芯片的微型光学芯片上。
“我们的低功耗硅锗元件整合了透镜、滤波器、调变器以及你需要的所有其它光学元件于单颗芯片上。
”Kotura公司行销副总裁ArlonMartin指出。
Kotura公司的硅光子制程使其得以将大约香烟盒大小约1万美元的传统光学收发器单元整合进最新款iP hone大小的500美元封装中，使用的功耗更低4至20倍。
Kotura公司还展示该公司的SiGe收发器可透过堆叠式CMOS芯片间的气隙传送光学讯号，最终在堆叠芯片之间形成一个高速、低功耗的光学资料通道，适用于代替PCB走线。
来源:大比特半导体器件网试用新材料采用更高迁移率的材料也能降低功耗。
例如在标准CMOS产品线中已经加进了磁性材料，而像碳纳米管和石墨烯等…神奇‟的材料也开始浮出台面。
来源:大比特半导体器件网为了以铁电RAM(FRAM)制造嵌入式微控制器，TI在CMOS产品线中增加了磁性材料。
从RamtronInternational公司获得授权的FRAM比起快闪记忆体更方便，因为它们既具有非挥发性，还支援随机存取。
“与快闪记忆体相较，我们非挥发性的FRAM在读写能耗方面更高效。
”TI无线事业部CTOBaherHaroun指出。
Enpirion公司也在其CMOS产品线中导入磁性材料，并计划于2012年开始为其电源管理芯片制造整合型电感与变压器。
目前，电感和变压器还无法更经济地整合在必须于高频作业的芯片上，但Enpirion公司专有的磁性材料已经着眼于解决这方面的问题。
来源:大比特半导体器件网“我们已经整合了不同的金属合金，使我们的磁性材料可在很高的频率下执行作业，同时还能保持高能效。
”Enpirion公司的Lotfi透露。