第3章-组合逻辑电路分解

当 ST =0时，若有编码输入(即 I 7 ～ I 0 不全为1)，则 Y2 、Y1 、 Y0 按输入优先级 有相应的编码输出，且 Y S =1，YEX =0，表 明本编码器芯片正在编码，不允许低位芯 片编码。
8线--3线优先编码器的扩展：用两片CT74148 扩展为16线—4线优先编码器。
3.2.2 译码器
② Y9 ～ Y0 是译码输出，输出低电平 有效。请读者自行写出 Y9 ～ Y0 的表达式。
③若将地址输入端A3改作选通输入端， 则器件实际完成3线-8线译码器功能，此 Y输出端闲置不用，当 时 Y ， A3=1时， 9 8 译码器输出 ～Y7 全部为无效电平 1，当 Y0 A3=0时，译码器输出 ～ Y7 由AY A 决定。 2A 01 0
【例3-2 】试分析图3-3(a)所示逻辑电 路的逻辑功能，要求写出输出表达式，列 出真值表，总结功能。
解 第1步： 逐级写逻辑函数表达式
第2步：简化为最简与或表达式
第3步：列出真值表如表3-2所示
输 入 输 出
A
0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1
C
0 1 0 1 0 1 0 1
0 0 0 1
输
P 0 0
出
0
0 1 1 1
1
1 0 0 1
0
1 0 1 0
0
1 0 1 1
1
1
1
1
(2)根据真值表写出输出的最简与— 或表达式，并变换成与—非表达式： 利用图3-4所示卡诺图，求输出P的最 简与—或表达式：P = AB+BC+AC 对上式两
次求反，变换表达式为与非—与非表达式
图3-4
CT74139的功能是： ①A1A0是两位二进制代码输入，也叫 Y0 两位地址输入端， Y3 ～ 是译码输出， 低电平有效；当地址A1A0 ＝00时，仅选中 一个对应的输出 Y0 ＝0，其余输出均为1。
② ST 是选通输入端，当 ST =1时，译 码器输出 Y3 ～ Y0 全部为1；当 ST =0时， 允许译码。可见利用 ST 端可以控制译码器 工作与否。
②编码输入 I 7 ～ I 0 中，按脚标数字 大小设置优先级， I 7 的优先级最高，依次 降低， I 0 的优先级最低。
③控制输入端(选通输入端) ST 的功能 是：只有在 ST =0的前提下，编码器才能正 常编码，若 ST =1，则表明该芯片未被选中， 编码输出 、 1； Y0 Y2 和 Y1 全部为
【例3-3 】表决提案时多数赞成，则提 案通过，试用与非门设计一个三人表决器 电路。
解
(1)定义输入、输出变量，并列真值 表： 设输入变量为A、B、C分别表示三个参
与表决者是否赞成； 设输出变量为P表示提案是否通过， 根据题意可列出真值表，如表3-3所示。
表3-3
输
A 0 0
例3-3的真值表
入 B C
本例中，若要求用或非门和与或非门 来设计表决电路，则需要从卡诺图得到最 简或与表达式，再适当变换表达式即可。
用或非门实现的逻辑函数为
图3-6
用或非门、与或非门实现例3-3电路
3.2 常见中规模组合逻辑电路
3.2.1 编码器
用二进制数码表示特定信息的过程称为编码； 完成编码功能的电路称为编码器。
3. 显示译码器CT7448
3. 显示译码器CT7448
七段显示译码器CT7448的功能如下。 ①输出高电平有效，用以驱动共阴极 显示器。对输入代码0000的译码条件是： LT 和 RBI 同时等于1，而对其他输入代码则 仅要求 LT ＝1，这时候，译码器各段a～g 输出电平是由输入BCD码决定的，并且满足 显示字形的要求。
“译码”是编码的逆过程，即将 输入的二进制代码还原成事先规定的， 具有特定意义的输出信号或另一种形 式的代码，是将二进制代码的原意 “翻译”出来的过程。能够完成译码 功能的电路称为译码器。常见的译码 器有二进制译码器、码制译码器和显 示译码器等。
1. 二进制译码器
（1）双二进制译码器CT74139
3. 分析举例
【例3-1 】分析图3-2所示电路的逻辑功能。
解：为方便地逐级写出表达式，可先在 图3-2中标注中间输出变量P1，P2和 P3；
第一步 逐级写逻辑函数表达式
第二步
简化为最简与或表达式
第三步 列真值表。根据最简与或表 达式，列出真值表，如表3-1所示。
第四步 概括逻辑功能。由真值表可 以归纳出：当输入A、B、C中的1的个数小 于两个时，输出P为1，否则为0。
④选通输出端 Y S 和YEX 扩展端主要用 于功能扩展，其功能是：当 ST =1时，无论 编码输入 I 7 ～ I 0 为何值，则始终有 Y S = YEX =1，表明本编码器芯片不接收编码输入。
当 ST =0时，若无编码输入(即 I 7 ～ I 0 全部为1)，则输出 Y2 、 Y1 和 Y0 全部为1， Y S， 且 =0 =1 ，表明本编码器芯片可接 Y EX 收编码输入，但不编码，可允许低位芯片 编码。
组合逻辑电路的分析，通常按以下步 骤进行：
(1)由给定组合逻辑电路的逻辑图， 从输入端开始，依据各逻辑门的逻辑 功能逐级写出逻辑函数表达式，直至 写出输出端的逻辑函数表达式；
(2)将已得到的输出函数表达式简化成最 简与或表达式，或视具体情况变换成其它 适当的形式；
(3)根据最简与或表达式列出真值表； (4)根据真值表，进行分析并概括出给 定组合逻辑电路的逻辑功能。
3.2.3 数据选择器和数据分配 器
1. 双4选1数据选择器CC14539
其功能如下。
（b）国标逻辑符号
3-28
（a）逻辑图
①ST1（ST2）＝0时，该芯片被选中。此 时，在数据选择器地址端A1，A0的选择下， 分别选中4路输入数据中对应的1路数据到输 出端。实现正常数据选择功能(A1A0=00,选中 D0，A1A0=01,选中D1，A1A0=10,选中D2， A1A0=11,选中D3)。
３．超前进位加法器 由４位超前进位全加器逻辑电路可知，各位进位信号 Y2 、
Y3 、Y4 只与两个加数有关，是并行产生的，都只需要经历一级
② 灭灯输入BI／RBO。BI／RBO是特殊 控制端，可以作为输入，也可以作为输出。 当BI／RBO作为输入使用，且BI＝0时，无 论其他输入端是什么电平，所有各段输出 a～g均为0
③ 试灯输入LT。当LT=0时，BI／RBO 是输出端，且为1，此时无论其他输入端是 什么状态，所有各段输出a～g均为1，显示 字形8。该输入端常用于检查CT7448本身及
Байду номын сангаас
ST1（ST2）＝1时，该芯片未被选中。 此时，输出Y1（Y2）＝0，数据选择器不工 作。可见，控制输入端(选通输入端) ST1 （ST2
②ST1（ST2）＝0时，输出Y的逻辑函 数表达式为
2. 8选1数据选择器CT74151
图3-29
8选1数据选择器CT74151
其功能如下。 ① ST＝0时，该芯片被选中。此时， 在数据选择器地址端A2，A1，A0的选择下， 分别选中8路输入数据中对应的1路数据到 输出端。实现正常数据选择功能。
例3-3卡诺图
(3)画逻辑图：
根据得到的与非—与非表达式，画出 逻辑图如图3-5所示。
图3-5
例3-3逻辑图
(4)实验验证：
按图3-5所示搭接好电路，再根据真值 表逐行设置输入变量A、B、C，并测量对应 的输出P值，若完全吻合，则得以验证。因 本例无特殊要求，选用TTL器件或CMOS器件 均可。到此，设计完成。
1. 8421BCD编码器
用四位二进制数码表示一位十进制数称为 二—十进制编码；完成此编码功能的电路称为 二—十进制编码器。
图3-15
8421BCD编码器
2. 8线-3线优先编码器CT74148
图3-16
8线－3线优先编码器CT74148
CT74148的功能特点： ①编码输入 I 7 ～ I 0 低电平有效，编 码输出 Y2 ～ Y0 为反码输出；
F0
CI
B3 A3
B2 A 2
B1 A1
B0 A0
图4-1-4 4位逐位进位加法器
由于每一位相加结果，必须等到低一位的进位产生以后才 能建立，因此这种结构也叫做逐位进位加法器。
串行进位加法器的特点是结构简单，最大缺点是运算速度
慢。为了提高运算速度，必须减小或消除由于进位信号逐位传 递所消耗的时间，采用超前进位加法器。
2. 组合逻辑电路设计步骤
组合逻辑电路设计的一般步骤如下：
(1)在分析设计任务对逻辑功能要求基础上，准确 定义输入逻辑变量和输出逻辑变量，并列出真值 表； (2)根据真值表写出逻辑函数表达式，并将其按设 计要求化简和变换成某种最简形式； (3)根据最简表达式，画出逻辑图； (4)实验验证。
3. 设计举例
③根据功能表3－9，可以很方便地写 出输出 Y3 ～ Y0 的表达式：
Y 3 A 1A 0 ST m 3 Y 2 A 1A 0 ST m 2 Y 1 A 1A 0 ST m 1 Y 0 A 1A 0 ST m 0
(2) 二进制译码器CT74138
译 码 器 的 扩 展
ST＝1时，该芯片未被选中。此时，同 相输出Y＝0，反相输出W＝1，数据选择器 不工作。可见，控制输入端(选择输入端 ST
② ST＝0时，输出逻辑函数表达式为
或可写成
4. 数据分配器
3.2.4 运算电路（加法器）
1. 半加器
两个1位二进制数相加，若只考虑了两 个加数本身，而没有考虑由低位来的进位， 称为半加，实现半加运算的逻辑电路称为 半加器（half adder）。
第 3章 组合逻辑电路
数字逻辑电路按其逻辑功能的不同特 点一般可分为两类：组合逻辑电路和时序 逻辑电路 。