16位vhdl乘法器详解,加仿真图

控制模块：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cont_modu is

port(

Clk : in std_logic ;

Start : in std_logic; //数据输入开始信号

en_sig : out std_logic; //控制运算信号，为‘1’运算数据

out_sig : out std_logic // 运算完成信号

);

end entity;

architecture rlt_cont_modu of cont_modu is

signal cnt :integer range 0 to 15 :=0;//定义从0到15

type state is(S_idle,S_work,S_1d,S_2d);//运算状态信号，状态机

signal st_ty : state :=S_idle;

begin

process(Clk)

begin

if rising_edge(Clk) then

case st_ty is选择语句；S_idle为空闲状态，当输入数据后Start信号为1就开始工作

when S_idle => if Start ='1' then如果为1就跳转到S_work状态，并且使能信号置1

st_ty <= S_work;

en_sig <='1';

else不然继续在S_idle状态

st_ty <= S_idle;

en_sig <='0';

end if;

out_sig <='0';

when S_work => if cnt =15 then在S_work状态下，cnt信号一直加1，加满16个数就跳转到S_1d，然后使能信号en_sig 就为0。

st_ty <= S_1d;

cnt <= 0;

en_sig <='0';

else如果没到16个数继续加1

st_ty <= S_work;

cnt <= cnt +1;

en_sig <='1';

end if;

out_sig <='0';

when S_1d => st_ty <= S_2d;这是S_1d状态，主要是用来延迟一个时钟

en_sig <='0';

out_sig <='0';

when S_2d => st_ty <= S_idle;S_2d状态，信号结束，out_sig为1

en_sig <='0';

out_sig <='1';

end case;

end if;

end process;

end rlt_cont_modu;

控制RLT图

其状态图

数据流移位信号模块

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity data_path is

port(

Clk : in std_logic;

Data_a : in std_logic_vector(15 downto 0); //乘法A数据输入

Start : in std_logic; //数据开始信号

en_sig : in std_logic;//使能信号

shift : out std_logic //输出信号，移位输出

);

end entity;

architecture rlt_data_path of data_path is

signal temp_data : std_logic_vector(15 downto 0);定义一个16bit的数

begin

process(Clk)

begin

if rising_edge(Clk)then

if Start ='1' then当开始信号为1，即数据进来时，就把乘数A的数据放入temp_data temp_data <= Data_a;把输入数据A放入temp_data

elsif en_sig ='1' then上面代码产生的使能信号，en_sig为1时，temp_data就左移动一位，一直会移动16位，一再强调仿真图对照看

temp_data <= '0' & temp_data(15 downto 1) ;//数据左移位一次

end if;

end if;

end process;

process(Clk)

begin

if rising_edge(Clk)then

if en_sig ='1' then当使能信号为1时，把temp_data的最低位输出，因为temp_data一直在移位，所以说shift实际是第一次输出的乘数A的最低位，然后倒数第二、第三位。。。。。

shift <= temp_data(0); //移位信号输出

else

shift <= '0';当没有工作的时候shift保持为0

end if;

end if;

end process;

end rlt_data_path;

数据流RLT图

加法器模块（移位信号为1是做加法）

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity add_path is

port(

Clk : in std_logic;

Data_b : in std_logic_vector(15 downto 0);//数据B输入

over_sig : in std_logic;//结束信号

Start_sig : in std_logic;//开始信号

en_sig : in std_logic;//运算有效信号

shift : in std_logic;//移位信号

tt_data : out std_logic_vector(31 downto 0);//数据B移位后的信号

data_o : out std_logic_vector(31 downto 0)//乘法结果数据输出信号

);

end entity;

architecture rlt_add_path of add_path is

signal tmep_data : std_logic_vector(31 downto 0);定义32位的数，作为累计的数据

signal tmep_da : std_logic_vector(31 downto 0);定义32位的数，作为数据B输入数据的移位

signal tmep_da_1d : std_logic_vector(31 downto 0);定义32位的数，作为tmep_da延迟一个时钟后的数据，这里是时钟对齐处理，

begin

process(Clk)

begin

if rising_edge(Clk) then

if Start_sig ='1' then开始信号时，首先把累加值清零

tmep_data <=(others =>'0');

elsif shift ='1' then然后数据A移位的数据为1时，就把数据B对应移位的数据相加

tmep_data <= tmep_data + tmep_da_1d;//shift为1然后做加法

else

tmep_data <= tmep_data;当数据A移位数据为0时不变

end if;

end if;

end process;

process(Clk)

begin

if rising_edge(Clk) then

if Start_sig ='1' then当开始信号时，把乘数B的数据赋值给tmep_da，高为补0 tmep_da <= x"0000" & Data_b;这个就是赋值，把高16位直接给0

tmep_da_1d <= x"00000000";

elsif en_sig ='1' then当使能工作信号为1时，把数据tmep_da的值直接移位操作

tmep_da <= tmep_da(30 downto 0) & tmep_da(31);//把数据左移动以位

tmep_da_1d <= tmep_da;把数据tmep_da的数据给tmep_da_1d，

end if;

end if;

end process;

process(Clk)

begin

if rising_edge(Clk) then

if over_sig ='1' then当工作完成后信号，就是乘法运算已经做完后，把数据tmep_data的值输出

data_o <= tmep_data;//完成信号，数据输出

end if;

end if;

end process;

tt_data <= tmep_da_1d;这个是测试信号，测试B数据的移位后的值

end rlt_add_path;

加法器的电路图

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity mult_top is

port(

Clk : in std_logic ;

Start : in std_logic;

Data_a : in std_logic_vector(15 downto 0);

Data_b : in std_logic_vector(15 downto 0);

t_shift : out std_logic;

t_en_sig : out std_logic;

t_out : out std_logic;

tt_data : out std_logic_vector(31 downto 0);

Data_o : out std_logic_vector(31 downto 0)

);

end entity;

architecture rlt_mult_top of mult_top is component cont_modu is

port(

Clk : in std_logic ;

Start : in std_logic;

en_sig : out std_logic;

out_sig : out std_logic

);

end component;

signal en_sig : std_logic;

signal out_sig : std_logic;

component data_path is

port(

Clk : in std_logic;

Data_a : in std_logic_vector(15 downto 0);

Start : in std_logic;

en_sig : in std_logic;

shift : out std_logic

);

end component;

signal shift : std_logic;

component add_path is

port(

Clk : in std_logic;

Data_b : in std_logic_vector(15 downto 0);

over_sig : in std_logic;

Start_sig : in std_logic;

en_sig : in std_logic;

shift : in std_logic;

tt_data : out std_logic_vector(31 downto 0);

data_o : out std_logic_vector(31 downto 0)

);

end component;

begin

t_shift <= shift;

t_en_sig <= en_sig;

t_out <= out_sig;

这里面全是顶层模块的调用，这个看不懂，就看书就是一个端口的例化过程cont_U : cont_modu

port map (

Clk => Clk,

Start => Start,

en_sig => en_sig,

out_sig => out_sig

);

data_U : data_path

port map(

Clk => Clk,

Data_a => Data_a,

Start => Start,

en_sig => en_sig,

shift => shift

);

add_U : add_path

port map (

Clk => Clk,

Data_b => Data_b,

over_sig => out_sig,

Start_sig => Start,

en_sig => en_sig,

shift => shift,

tt_data => tt_data,

data_o => Data_o

);

end rlt_mult_top;

仿真图分析：

当输入数据5，15时输出为75。其中shift=‘1’时把tt_data相加就是15+60 =75；en_sig 是控制信号输出，start信号是开始信号。注意看图，小学生都能看懂，都能会的东西。

例如输入数据A：5，其二进制为0000000000000101

输入数据B ：15，其二进制为0000000000001111

首先A数据移位出最低位为1，就是图中的t_shift信号，然后B的数据为0000000000001111，做加法（就是图中的15）图中的tt_data信号

然后A再右移动一位变为0000000000000010，最低位为0，然后B的左移动一位为0000000000011110，因为A最低位为0，所以不加，

然后A再右移动一位变为0000000000000001，最低位为1，然后B的左移动一位为0000000000111100，因为A最低位为1，所以相加，（就是图中的60）

其它的继续处理。。。。。

输入信号为85，255时，输出为21675，具体分析同上