(完整word版)四选一多路选择器实验报告
【免费阅读】实验七4选1多路选择器设计实验
感受 一要搞好生活部定创新意识的部为生活部选拔优秀的本工作的大学生活，在生活，安全，卫大学学习不适应，寝室的清洁卫生骗迷惑等等，基于此，在新生入专门针对大一新生的综合知识讲快溶入到大学生活之中。
生活部泛收集同学们对学校饮食，安全方问题，基于此我们决定开展“自积面沟通，提高其工作效率，从而解长，将活部在各个班级的重要“基层组织展寝室的全争取形成传统。
从整体提高我院学到家的感觉。
会上专对学生的不法活动十分突关注与我校学生有关的信息，协助学校相关部时将信息上报学校相关，并及时传达给我院学全，保持我院一直以来的优 （2）配合学院生活部在学生会工作的又一个我部还要发扬上出发，结合生活部的特点和优势其他兄弟和后勤方面。
总之，希望经过力能念。
（本版块的具体活动学 生活部作为一个幕后部门，门举办各类活动的时候的时至的服务的时候，却不部门开展一些由生活。
寝室作室的卫生工工作环室风ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINs0s1<=s0&s1;PROCESS(s0s1,a,b,c,d)BEGINIFs0s1="00" THEN y<=a;ELSIF s0s1="01" THEN y<=b;ELSIF s0s1="10" THEN y<=c;ELSE y<=d;END IF;END PROCESS;END ARCHITECTURE if_mux41;3.综合运行，检查设计是否正确。
图3 全程编译无错后的报告信息中找 积极关注，及时将信的安全，保持我 2 作为生活部在学生会会的大局出发，结合生活所负责的安全和后勤方面。
四选一多路选择器
四选一选择器的VHDL程序实现及仿真一、四选一选择器的基本功能描述选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。
四选一选择器有四个输入端input（0）~ input（3），两个信号选择端a和b及一个信号输出端y。
当a、b输入不同的选择信号时，就可以使input（0）~ input（3）中某一个相应的输入信号与输出y端接通。
例如，当a=b=“0”时，input （0）就与y接通。
四选一电路的逻辑功能真值表如下图所示：我们可以根据上面的逻辑真值表，设计四选一电路系统的VHDL 源程序，并进行程序的编译和仿真。
二、编写VHDL源程序下面为四选一选择器的VHDL源程序：四选一选择器VHDL源程序如下：LIBRARY IEEE; ***库的调用***USE IEEE.STD_LOGIC_1164.ALL; ***库的调用***ENTITY mux4 IS ***实体定义*** PORT (input:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ***输入管脚的定义***a,b:IN STD_LOGIC; ***输入管脚的定义***y:OUT STD_LOGIC ); ***输出管脚的定义***END mux4;ARCHITECTURE rtl OF mux4 IS ***结构的定义***SIGNAL sel:STD_LOGIC_VECTOR (1 DOWNTO 0); ***信号定义***BEGINsel<=b&a;PROCESS (input,sel) ***进程的定义***BEGINIF(sel="00") THENy<=input(0);ELSIF(sel<="01") THENy<=input(1);ELSIF(sel<="10") THENy<=input(2);ELSEy<=input(3);END IF;END PROCESS;END rtl;三、文本文件的编译及仿真全过程在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件，如*.cnf，*.rpt，*.snf，*.pof 等。
实验七4选1多路选择器设计实验(DOC)
实验七 4 选1多路选择器设计实验一、实验目的进一步熟悉Quartusll 的VHDL 文本设计流程、组合电路的设计仿真和测试。
二、实验原理四选一多路选择器设计时，试分别用IF_THEN 语句、WHEN_ELSE 和CASE 语句的表达方式写出此电路的 VHDL 程序，要求选择控制信号S1和s2的数据类 型为 STD_LOGIC;当 s1= ‘ 0'，s0= ‘0' ； s1= ‘O', s0= ‘1’ ; s1= ‘ 1' , s0= ‘O ' 和 s1= '1', sO= ‘1'时，分别执行 y<=a 、y<=b 、yv=c 、y<=d 。
三、程序设计其示意框图如下：其中输入数据端口为a 、b 、c 、d ，s1、s2为控制信号，丫为输出。
令 sOs1= “ 00” 时，输出 y=a ； 令 sOs1= “ 01” 时，输出 y=b ; 令 sOs1= “ 10” 时，输出 y=c ； 令 sOs1= “ 11'时，输出 y=d ;厂a 输入 < b 数据 c I dsOs1真值表如下:4选1-------- y数据选择器四、VHDL仿真实验(1)用IF_THEN语句设计4选1多路选择器1. 建立文件夹D： \alteral\EDAzuoye\if_mux41, 启动QuartusII 软件工作平台，打开并建立新工程管理窗口，完成创建工程。
New Project WD i rectorv； Nafpe L Top-._evel Entity .page 1 QT5What is the working directory fm this project?0:\altera\E DAsuoye\^_muw41What is the n^me of this project?| muK41What is the n^me of the top-level design entity for this project? This name is casesensitive and must sKactly mart ch the sriit> name in the design file.mu«41 ...U se Existing Project Settings ...图 1 利用New Project Wizard 创建工程mux412. 打开文本编辑。
实验二四选一多路选择器的设计
实验二四选一多路选择器的设计姓名：庞啟明学号：1112120110 专业：自动化一、实验目的进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。
二、实验原理if_else条件语句描述方式，以过程语句引导的顺序语句，适合描述复杂逻辑系统的行为描述语句。
(1)以模块定义语句关键词module_endmodule引导完整的电路模块。
(2)以input和output语句引导模块的外部端口。
(3)以reg等关键词定义模块内将出现的相关信息的特征和数据类型。
(4)以always @ 等关键词引导对模块逻辑功能描述的语句。
负责描述电路器件的内部逻辑功能和电路结构。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。
当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。
五、实验步骤设计流程：1、编辑和输入设计文件(1)、新建一个文件夹如D：\MUX41 ,本工程所有文件将存放在此目录中。
1）输入VHDL源程序打开QuartusII,选择菜单File->New。
选择Verilog HDL File，输入源程序。
2）文件存盘选择File->Save As命令，找到已设立的文件夹D：\MUX41，存盘文件名应与实体名一致，存盘为MUX41.v。
当出现语句“do you want to create…..”的对话框，选择“是”自动创建工程。
这里先选择“否”，即暂时不创建工程流程。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
实验一四选一数据选择器的设计
实验⼀四选⼀数据选择器的设计实验⼀四选⼀数据选择器的设计⼀、实验⽬的1、熟悉Quartus II软件的使⽤。
2、了解数据选择器的⼯作原理。
3、熟悉EDA开发的基本流程。
⼆、实验原理及内容实验原理数据选择器在实际中得到了⼴泛的应⽤，尤其是在通信中为了利⽤多路信号中的⼀路，可以采⽤数据选择器进⾏选择再对该路信号加以利⽤。
从多路输⼊信号中选择其中⼀路进⾏输出的电路称为数据选择器。
或：在地址信号控制下，从多路输⼊信息中选择其中的某⼀路信息作为输出的电路称为数据选择器。
数据选择器⼜叫多路选择器，简称MUX。
4选1数据选择器：（1）原理框图：如右图。
D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：（3）逻辑图数据选择器的原理⽐较简单，⾸先必须设置⼀个选择标志信号，⽬的就是为了从多路信号中选择所需要的⼀路信号，选择标志信号的⼀种状态对应着⼀路信号。
在应⽤中，设置⼀定的选择标志信号状态即可得到相应的某⼀路信号。
这就是数据选择器的实现原理。
实验内容1、分别采⽤原理图和VHDL语⾔的形式设计4选1数据选择器2、对所涉及的电路进⾏编译及正确的仿真。
三、实验条件Quartus II实验环境四、实验与仿真原理图：D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：仿真结果：St为功能端。
当st=1时y=0；当st=0时选择器才开始⼯作。
当a1a0=00时y=d0 a1a0=01时y=d1a1a0=10 时y=d2a1a0=11时y=d3完成了四选⼀的功能。
Vhdl编码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux4 isport(a0,a1,a2,a3:in std_logic;s:in std_logic_vector(1 downto 0);y:out std_logic);end mux4;architecture archmux of mux4 isbeginy<=a0 when s="00" elsea1 when s="01" elsea2 when s="10" elsea3;end archmux;仿真：当s=0时y=a1；当s=1时y=a1；当s=2时y=a2；当s=3时y=a3 。
4选1多路选择器
设计题目：4选1多路选择器院系：电子信息与电气工程学院学生姓名：学号：200902070020专业班级：09电子信息工程专升本2010 年12 月9日四选一多路选择器1. 设计背景和设计方案1.1 设计背景多路选择器是典型的组合电路，在学完2选1多路选择器后，这里进行4选1多路选择器的设计实践，以充分掌握多路选择器的本质性原理，进一步熟悉VHDL的结构、语句描述、数据规则和语法特点。
1.2 设计方案4选1多路选择器的电路模型如图1-1所示，a,b,c和d分别为四个数据输入端的端口名，s1和s0为通道选择控制信号输入端的端口名，y为输出端的端口名。
主要通过s1和s0的不同组合输入来控制四个数据端的数据从y端输出。
“mux41a”是此器件的名称，从名称中可以体现出该器件的基本功能特点。
图1-1 4选1多路选择器的电路模型2. 方案实施2.1 方案描述图1-1所示的4选1多路选择器是组合电路，可以通过用IF_THEN和CASE语句的表达方式来实现其功能，选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s0='0' ， s1='0' ；s0='1'，s1='0' ； s0='0' ，s1='1' ；和s0='1'， s1='1'；时，输出y分别是a,b,c和d。
这里使用IF_THEN语句来实现4选1功能，关于CASE的应用不再过多展开。
以下是用IF_THEN来实现多路选择器的VHDL描述:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT (s0: IN STD_LOGIC;s1: IN STD_LOGIC;d: IN STD_LOGIC;c: IN STD_LOGIC;b: IN STD_LOGIC;a: IN STD_LOGIC;y: OUT STD_LOGIC);END;ARCHITECTURE one OF mux41a ISBEGINPROCESS (s0,s1)BEGINIF s0='0' AND s1='0' THEN y<=a;ELSIF s0='1'AND s1='1' THEN y<=b;ELSIF s0='1' AND s1='0' THEN y<=c;ELSIF s0='1' AND s1='1' THEN y<=d;END IF;END PROCESS;END one;2.2 仿真验证以上程序编译后，创建生成的元件符号如图1-1，这就初步证实了该方案的可行性，从而使该电路得以物理实现。
EDA技术4选1多路选择器实验报告
EDA技术4选1多路选择器实验报告实验报告：EDA技术4选1多路选择器实验一、实验目的本实验旨在通过EDA（Electronic Design Automation）技术，利用4选1多路选择器实现数据选择功能，加深对数字电路设计基础知识的理解，掌握EDA技术的实际应用。
二、实验原理4选1多路选择器是一种数字逻辑电路，它有4个数据输入端，1个数据输出端和2个选择端。
通过控制选择端的状态，可以选择其中一个数据输入端的数据输出到输出端。
三、实验步骤1.实验准备在实验前，需要准备以下设备和软件：•数字逻辑实验箱•EDA软件（如Quartus II）•连接线若干•万用表•实验电路板•4选1多路选择器芯片（如74LS153）•发光二极管及限流电阻（用于显示输出结果）2.实验操作（1）将4选1多路选择器芯片连接到实验电路板上，并按照要求连接发光二极管及限流电阻。
（2）使用EDA软件创建新项目，并选择合适的FPGA芯片型号。
（3）在新项目中添加4选1多路选择器模块，并将其与FPGA芯片连接。
（4）根据实验要求，编写控制逻辑的VHDL或Verilog代码。
（5）将控制逻辑代码编译并下载到FPGA芯片中。
（6）使用万用表检查连接是否正确，发光二极管是否亮起。
（7）通过改变选择端的输入状态，观察发光二极管亮灭情况，验证4选1多路选择器的数据选择功能。
四、实验结果与分析通过本次实验，我们成功地利用4选1多路选择器实现了数据选择功能。
在EDA软件中，我们设计了合适的控制逻辑，将选择的输入数据传送到输出端，并通过发光二极管显示输出结果。
当改变选择端的输入状态时，观察到发光二极管的亮灭情况随之改变，证明了4选1多路选择器的数据选择功能。
通过本次实验，我们深入了解了数字电路设计的基本知识，掌握了EDA技术在实践中的应用。
通过使用EDA软件进行设计、编译和下载程序，我们能够更加便捷地进行数字电路实验。
此外，通过实际操作，我们学会了使用数字逻辑实验箱、万用表等实验设备，提高了实践操作能力。
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实验报告
学院：电气工程学院专业：电子信息工程班级：
姓名学号实验组实验时间指导教师成绩实验项目名称四选一多路选择器
实验目的
1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言
2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作
3．学会使用Vector Wave波形仿真
实
验
要
求
按照老师的要求完成实验，编写实验报告
实验原理
选择器常用于数字4路信号的切换。
四选一选择器有4个输入端input0、1、2、3.两个信号控制端a,b及一个信号输出端y。
当a,b input0-input3中的一个输入信号与输出y端口接通。
用拨码开关作四位数据及两位控制端的输LED s1和s0LED 与数据输入端a,b,c,d4选一数据选择器设计的正确性。
实
验
仪
器
软件：Altera Quartus II 9.0 集成开发环境。
实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。
2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。
3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。
4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶
层文件的实体名
6.新建设计文件，选择“File|New”，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。
7.在新建设计文件中输入Verilog程序.
8.结果仿真
实
验
内
容
编写四选一电路的VHDL代码并仿真，编译下载验证
实验数据一：实验程序:
LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164.ALL;
ENTITY mux4 IS
PORT（input：IN STD_LOGIC_VECTOR (3 DOWNTO 0)；
sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)；
y：OUT STD_LOGIC);
END mux4；
ARCHITECTURE rtl OF mux4 IS
BEGIN
PROCESS (input，sel)
BEGIN
IF (sel=“00”) THEN
y<= input（0）；
ELSIF（sel=“01”）THEN
y<= input（1）；
ELSIF（sel=“10”）THEN
y<= input（2）；
ELSE
y<= input（3）；
END IF;
END PROCESS;
END rtl;
二：程序运行图：
三：波形图：
实验总结
本次实验学习了组合逻辑电路、编码器的功能与定义，学习了Verilog和VHDL语言，同时熟悉了利用Quartus II开发数字电路的基本流程和Quartus II 软件的相关操作，学会了使用Vector Wave波形仿真。
实验过程中也遇到了很多自己不能解决的问题，在同学和老师的帮助下算是知道问题的所在，有待在今后的学习中不断完善。
指
导
教
师
意
见签名：年月日。