2.1 VHDL语言概述

3.结构体的说明语句
结构体（ARCHITECTURE）
功能描述用到的信号（SIGNAL）、数据类型（DATA TYPE）、常
数（CONSTANT）、元件（COMPONENT）、函数（FUNCTION）的说明。
4.结构体的功能描述语句
是并行方式工作的语句结构，结构内部可能含有并行或顺序运
行的逻辑描述。 主要有四类功能描述语句。
关于VHDL的学习 1. 适应多维思维模式的变化
一般的程序设计语言多数是一维的思维模式，由于电 路系统可以有许多相关和不相关的事件同时发生，因此， VHDL的程序设计应当以多维并发的思维模式进行。 2. 理解语言与硬件电路之间的关系
学习VHDL过程中，应尽可能地理解VHDL语句与相应的 硬件电路之间的对应关系。
例：比较器的VHDL的描述
library ieee; use ieee.std_logic_1164. all ;
库说明
entity comp is port (a, b : in std_logic; q : out std_logic );
end; architecture one of comp is begin
原理图描述与VHDL描述
Graphic is what you draw is what you get “ tell me what hardware you want and I will
give it to you” VHDL is what you write is what functional
process (a, b) begin
if a > b then q <= '1‘ ; else q <= '0‘ ; end if ; end process; end;
进程
实体说 结构体
comp.vhd的时序波形： comp.vhd的综合电路：
一、实体 二、结构体 三、VHDL库 四、VHDL文字规则 五、VHDL运算符
VHDL语言要素
结构体（ARCHITECTURE）
1.结构体功能 结构体描述设计实体的内部结构和实体端口间的逻辑关系。
2.结构体语句结构 ARCHITETURE 结构体名 OF 实体名 IS [结构体说明语句] BEGIN [结构体功能描述语句] END 结构体名；
结构体由两大部分组成：对常数、信号、变量等元素的说明语 句部分；描述实体逻辑行为的功能描述语句部分，包括顺序描述语 句和并行描述语句。
ARCHITECTURE maxpld OF mux4 IS BEGIN
y <= a WHEN add="00" ELSE b WHEN add="01" ELSE c WHEN add="10" ELSE d; END maxpld;
add y 00 a 01 b 10 c 11 d
实体
结构体
mux4.vhd的时序波形： mux4.vhd的综合电路：
END ARCHITECTURE one ;
s
y
0a
1b
结构体
mux21a.vhd的时序波形： mux21a.vhd的综合电路：
例2.四选一数据选择器设计
ENTITY mux4 IS PORT (a, b, c, d: IN BIT;
add : IN BIT_vector(1 downto 0); y : OUT BIT); END mux4;
为一组二进制数。
（参考MAX+PLUS提供的VHDL语句G模EN板ER）IC类属说明语句 格式：GENERIC （[常数名：数据类型[：设定 值]）； 类属可以提供端口界面常数，如时间参数或总线宽度 等静态信息。 例如： ENTITY mcu IS
GENERIC（addwidth：INTEGEN：=16）； PORT（addbus：OUT BIT_VECTOR
VHDL语言概述
一、概述 二、VHDL设计举例 三、VHDL语言要素
关于VHDL
VHDL: Very-High-Speed Integrated Circuit Hardware Description Language
VHDL诞生于1982年；1987年被IEEE和美国国防部确认 为标准硬件描述语言，并公布了VHDL的标准版本：IEEE1076；1993年IEEE对VHDL进行了修订，从更高的抽象层次 和系统描述能力上扩展VHDL的内容，公布了新版本IEEE1076-1993。有专家认为：新世纪，VHDL和Verilog语言将 承担起几乎全部的数字系统设计任务。
进程语句：定义顺序语句模块。
信号赋值语句：将实体内的处理结果向信号或界面端口赋值。
子程序调用语句：调用过程或函数，将结果赋值给信号。
元件例化语句：进行元件调用说明，将元件端口与其他界面端
口进行连接。
库（LIBRARY）
1.库的功能 专门用来存放编译过的程序包和数据集合体的地方，它们可以
在其它设计中被调用。 2.库的语句结构
VHDL对电路的描述由两大部分组成：实体和结构体
实体：由entity引导，以end entity结束。实体描述 电路的外部信号端口及其性质。 结构体：由architecture引导，以end architecture 结束。描述电路的内部逻辑功能。
电路逻辑功能的描述分为：顺序语句和并行语句两种。
顺序语句：按照语句的先后排列顺序执行。 并行语句：并行执行语句，与语句的书写顺序无关。
库说明
ENTITY latch IS
PORT (d,ena
: IN STD_LOGIC ; 实体说明
q : OUT STD_LOGIC) ;
END latch ;
ARCHITECTURE maxpld OF latch IS
SIGNAL s: STD_LOGIC;
信号说明
BEGIN
PROCESS(d,ena)
数据类型
__bidir_name, __bidir_name: INOUT STD_LOGIC;
__output_name, __output_name: OUT STD_LOGIC); END __entity_name; --参考MAX+PLUS中提供的模版
OUT
IN
INOUT
BUFFER
实体语句 1.实体语句结构： 实体以语句“ENTITY 实体名 IS” 开始，以语句“END 实体名”结束。 2.实体名：设计实体的名称，由设计者自选。在元件 例化语句中，可以用此名对相应的实体进行调用。 3.实体的功能：设计单元与外部电路连接的端口描 述，是设计单元对外的一个通信界面。说明端口信号 名称、端口模式、数据类型等。
BEGIN IF ena='1' THEN s<=d; END IF;
进程
结构体
q<=s;
END PROCESS;
END maxpld;
latch.vhd的时序波形： latch.vhd的综合电路：
VHDL基本程序结构
库（LIBRARY）
实体（ENTITY）
结构体 （ARCHITECTURE）
进程（PROCESS） 或其它结构
IEEE：The Institute of Electrical and Electronics Engineers
VHDL的特点
VHDL主要用于描述数字系统的结构、行为、功能和接 口。VHDL除含有许多硬件特征的语句外，其语言的形式、 描述风格与句法结构类似于一般的计算机高级语言。
1. VHDL具有较强的行为描述能力； 2. VHDL有丰富的仿真语句和库函数； 3. VHDL支持大规模系统设计； 4. 利用EDA工具可以将VHDL描述转换为门级网表； 5. VHDL对设计的描述具有独立性。
you get “ tell me how your circuit should behave
and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement
数据选择器VHDL描述
例1. 2选1数据选择器的VHDL描述
ENTITY mux21a IS PORT( a, b : IN BIT ;
s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ;
VHDL与Verilog HDL
一般的硬件描述语言可以在三个层次进行电路的 描述：行为级、RTL级、门电路级。任何一种语言的 源程序都需经过行为级→RTL级→门电路级的转化， 才能被适配器接受。
1.VHDL适于描述行为级、RTL级； Verilog适于描 述RTL级、门电路级。
2.VHDL综合过程复杂， Verilog综合过程简单。 3.VHDL是一种高级描述语言，适用于电路高级建 模； Verilog是一种低级描述，适用于描述门级电 路，易于控制电路资源。
库（LIBRARY） 4.库的使用
库的说明语句总是放在实体单元前面。 VHDL允许在一个设计实体中同时打开多个不同的库。 例：
LIBRARY IEEE； 打开IEEE库 USE IEEE.STD_LOGIC_1164.ALL;
可用STD_LOGIC_1164库中程序包的所有内容 USE IEEE.STD_LOGIC_UNSIGNED.ALL;
LIBRARY 库名； USE 库名.逻辑体名；--使库中元件等对本设计是“可见”的。 3.库的种类 VHDL程序设计中常用的库有几种： IEEE库：VHDL设计中最常用的库，包含IEEE标准的程序包和其它 一些支持工业标准的程序包。主要有： （1）STD_LOGIC_1164 ；（2） std_logic_arith STD库：标准程序包，即STANDARD和TEXTIO程序包，不用指出。 WORK库：用户的VHDL设计的现行工作库，不用指出。