先行进位加法器
EDA-综合
10
X(0) X(1) X(0) X(2) X(1) X(2)
G1
G2 G3
A1 G4 A2 A3 C1
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Motorola HDC库Synopsys综合工具。边P259VHDL设计电子线路
16
一位加法器
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RTL （1）—行波进位加法器（Ripple carry adder）
architecture struc of adder is signal C: std_logic_vector(4 downto 0); begin process(a,b,cin,c) begin C(0)<= Cin; for i in 0 to 3 loop Sum(i)<= a(i)xor b(i) xor C(i); C(i+1)<= (a(i) and b(i) ) or (C(i) and (a(i) or b(i))); end loop; Cout<=C(4); end process; end struc ;
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RTL描述 展 平
综 合 工
未优化布尔式
约束文件 — script
工艺库— — Library
优化(面积、时间）
优化布尔式 映 网 射 表
具 流 程
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பைடு நூலகம்
• 综合工具
RTL Description Technology Library
计算机组成原理 [袁春风]chap3_1
![计算机组成原理 [袁春风]chap3_1](https://img.taocdn.com/s3/m/6a0eacceaa00b52acfc7cacf.png)
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南京大学计算机系 多媒体技术研究所 袁春风
3.2.3 先行进位ALU
(1)为什么用先行进位方式 行波进位是串行逐级传递的 整个和的生成受到行波进位的影响 因此 现代计算机采用一种先行进位(Carry look ahead)方式 (2)如何产生先行进位 定义两个辅助函数 Gi=aibi…进位生成 Pi=ai⊕bi…进位传递 通常把实现上述逻辑的电路称为进位生成/传递部件 全加逻辑方程 Si=Pi⊕Ci Ci+1=Gi+PiCi (i=0,1,…n) 设n=4,则 C1=G0+P0C0 C2=G1+P1C1=G1+P1G0+P1P0C0 C3=G2+P2C2=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 由上式可知:各进位之间无等待 相互独立并同时产生 通常把实现上述逻辑的电路称为4位CLA部件 由此 根据Si=Pi⊕Ci 可并行求出各位和 通常把实现Si=Pi⊕Ci的电路称为求和部件 CLA加法器由“进位生成/传递部件” “CLA部件”和“求和部件”构成
高位进位逻辑表达式
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南京大学计算机系 多媒体技术研究所 袁春风
全加和逻辑
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南京大学计算机系 多媒体技术研究所 袁春风
全加和逻辑 续
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南京大学计算机系 多媒体技术研究所 袁春风
全加器逻辑图
上述全加器和Sum的延迟为6ty,进位Cout的延迟为 (假定一个与/或门延迟为1ty 异或门的延迟则为
AL BL CL DL CS DS SS ES IP 16位
超前进位加法器的设计原理_概述及解释说明
超前进位加法器的设计原理概述及解释说明1. 引言1.1 概述超前进位加法器是一种用于在数字电路中进行二进制数的加法运算的特殊电路。
相较于传统的二进制加法器，超前进位加法器通过预先计算进位，从而实现更快速的运算。
本文旨在对超前进位加法器的设计原理进行概述和解释说明。
1.2 文章结构本文分为五个主要部分，分别是引言、超前进位加法器的设计原理、实现步骤和流程、优势与应用范围以及结论。
首先介绍引言部分，接下来详细解释超前进位加法器的设计原理，然后说明实现步骤和流程。
之后介绍该加法器的优势及其应用范围，并最后得出结论。
1.3 目的本文旨在向读者阐明超前进位加法器的设计原理并提供相关解释说明。
对于数字电路领域的研究者和工程师而言，了解超前进位加法器背后的原理可以帮助他们更好地应用这一技术，并且展示其在优势与应用范围方面所具备的潜力。
2. 超前进位加法器的设计原理2.1 超前进位加法器的定义和背景超前进位加法器是一种常用于数字电路中的加法器，用来实现两个二进制数的相加操作。
与传统的普通进位加法器不同，超前进位加法器在进行计算时能够提前计算并预测进位信号，从而减少计算时间并提高加法运算速度。
2.2 原理解释超前进位加法器采用了两级运算的方式，利用了先行进位预测的思想，以优化传统加法器的运算效率。
其基本原理如下：- 首先，对于每一位（bit）进行相应位置的逻辑门电路设计。
- 然后，在相邻位之间引入前导输入（Generate input）和进位输出（Carry output），这样可以使得下一级可以预测到当前级别产生的所有可能进位。
- 通过与门、或门和异或门等逻辑门之间巧妙的组合连接，实现了高速、低功耗的超前进位运算。
超前进位加法器主要依靠已知最高有效输入块(G代表Generate, P代表Propagate, C代表Carry In) 确定其对应输出(S代表Sum, C代表Carry Out)，并将这些信息传递给下一级加法器。
超前进位加法器原理
超前进位加法器原理
超前进位加法器是一种常见的数字电路，用于实现数字加法运算。
它的原理是利用超前进位的概念，通过预先计算进位来加快加法运算的速度。
在传统的加法器中，每一位的进位都是依赖于前一位的计算结果。
这意味着在进行加法运算时，每一位的计算都需要等待前一位的结果才能进行。
而超前进位加法器则通过提前计算进位，使得每一位的计算可以独立进行，从而加快了整个加法运算的速度。
超前进位加法器的原理可以通过以下步骤来说明：
1. 预先计算进位，在进行加法运算之前，先对每一位的进位进行预先计算。
这样可以避免等待前一位的结果，从而加快了计算速度。
2. 并行计算，每一位的计算都可以独立进行，并且不受前一位的影响。
这样可以实现并行计算，从而提高了整个加法运算的效率。
3. 结果输出，最后将每一位的计算结果和预先计算的进位相加，得到最终的加法结果。
超前进位加法器的原理不仅可以应用在数字电路中，也可以应用在计算机系统和通信系统中，用于加快数据处理和传输的速度。
因此，它在现代电子技术中具有重要的应用价值。
总之，超前进位加法器利用预先计算进位的原理，实现了加法运算的高效率和快速性，为数字电路和计算机系统的设计提供了重要的技术支持。
希望通过不断的研究和改进，可以进一步提高超前进位加法器的性能，为数字技术的发展做出更大的贡献。
16位全加器
四川理工大学课程设计任务书设计题目：采用门电路设计一个16位的全加器电路院系：计算机学院专业：计算机科学与技术班级：2008级6班指导教师：朱文忠学生姓名：赵******************目录：一引言 (1)1.1 设计背景 (1)1.2 设计分工 (1)二设计目的 (2)2.1 设计目的 (2)2.2 设计内容 (2)三设计过程 (2)3.1 硬件方案 (2)3.1.1 一位全加器的原理及设计 (2)3.1.2 四位全加器的原理及设计 (4)3.1.3 十六位全加器的原理及设计 (7)3.2 软件方案 (9)3.3 可行性论证 (13)3.4 结论 (15)四参考文献 (16)引言1. 设计背景随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。
硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。
中央处理器CP U的好坏是影响和制约计算机速度和性能的关键因素。
而加法器是组成C PU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。
2. 设计分工赵**（081010*****）：硬件方案、排版吴**（081010*****）：可行性论证、结论王**（081010*****）：软件方案、找资料设计目的1.设计目的（1）掌握1位全加器的形成；（2）掌握4位片SN74LS181的原理；（3）用4片SN74LS181以并/串形成16位字长的ALU；（4）形成16位运算器数据通路结构；（5）将设计结果下载到实验板上，进行验证。
进位链
间串行进位方式的延迟时间进一步减少。
分析上面的公式每一小组的小组进位可以看出，它又是有两部分组 成，一部分只与该组4位操作数有关，而与低位小组的小组进位无关，
如G4+P4G3 +P4P3G2 +P4P3P2G1 ，它只与第一小组的 A1~ A4 、B1~B4有关，称它为第一小组的本地进位记GI;另一部分不仅
与这一小组的4位操作数有关，而且与低位小组的小组进位有关，如
1.行波进位
也称为串进位，它是指并行加法器进位从低位向高位逐位的 产生与传送，高一位的依赖于低位的产生与传送。
2.先行进位
先行进位也称并行进位，指加法器各位的进位是各自独立且 同时产生的，高一位的进位不依赖低位的进位产生与传送。
并行加法器任何一位的进位：
Ci = AiBi +(Ai⊕ Bi) Ci-1 = AiBi +(Ai +Bi) Ci-1 它可以分为两个部分：AiBi和(Ai⊕ Bi) Ci-1 ，前者仅与这
一位的两个操作数有关与低位的进位无关称它为本地进位 或进位生成函数，记Gi；后者不仅与操作数有关还与低位
的进位有关称它为传递进位，称Ai⊕ Bi或Ai +Bi为传递函
数记Pi。因此可写成：
Ci = Gi + Pi Ci-1
以16为加法器为例，在行波进位器中有如下进位关系：
C1 = G1 + P1 C0 C2 = G2 + P2 C1
(1)组内并行、组间串行的分组进位方式
以16位并行加法器为例，将其按每组4位划分为4个组， 组内4位按类似公式（3.6）设计如（图3.7）所示的先行进 位电路。4个小组的进位电路按图(3.8)所示的关系将其串 联起来。
4-1定点加减运算_4-2移位运算
ADDER C0 A B =1 M1 & M0 dst src
F = dst + ~src + CF
B = (src M0) M1 C0 = M2 + (M3 CF) F = A + B + C0 27
≥1 &
PSW
多功能加减运算电路
加1
• M3=0, M2=1, M1=0, M0=0
A
ADDER
C0 B ≥1
1->C0
& ADD dst
特别地，若 ADD=0,SUB=0,(1→C0)=0 则 B=0, C0=0 F=A
SUB src src
10
程序状态字PSW（标志寄存器）
PSW (Program Status Word)
PSW
• 一个专用寄存器，存放运算结果的特征标志。 SF ZF OF CF • SF（Sign Flag）符号标志。
先行进位CLA（Carry Look Ahead）
先行进位的并行加法器
• 加快进位的产生和传递。 Gi Pi
令 Gi=AiBi Pi=Ai Bi Ai Bi Ai Bi 则 Ci = AiBi + (Ai Bi) Ci-1 = Gi + Pi Ci-1 若 Gi=1, 则 Ci=1, 故称Gi为进位生成函数； Pi=1, 则Ci = Ci-1, 故称Pi为进位传递函数。 先行进位加法器的基本思想：
求两个数的差，可以转换为加法进行计算。将第一 个数的补码加上第二个数相反数的补码，所得到的结 果就是这两个数差的补码。 意义：用加法器进行减法运算
8
4.1.3 补码加减运算的逻辑实现
F
加法器∑
计算机学科专业基础综合组成原理-数据的表示和运算(一)
计算机学科专业基础综合组成原理-数据的表示和运算(一)(总分：208.00，做题时间：90分钟)一、单项选择题(总题数：39，分数：78.00)1.计算机系统中采用补码运算的目的是为了 ____ 。
（分数：2.00）A.与手工运算方式保持一致B.提高运算速度C.简化计算机的设计√D.提高运算的精度解析：补码运算能把减法化为加法来完成，从而使得运算器中不需配置减法电路，节省了硬件线路，简化了运算器的设计。
2.32位浮点数格式中，符号位为1位，阶码为8位，尾数为23位，则它所能表示的最大规格化数为____ 。
∙ A.+(2-2-23)×2+197∙ B.+(1-2-23)×2+127∙ C.+(2-2-23)×2+255∙ D.2127-2-23（分数：2.00）A. √B.C.D.解析：最大的格式化负数应该是阶码最大，且尾数绝对值最大的数。
3.长度相同但格式不同的2种浮点数，假设前者阶码长、尾数短，后者阶码短、尾数长，其他规定均相同，则它们可表示的数的范围和精度为 ____ 。
（分数：2.00）A.两者可表示的数的范围和精度相同B.前者可表示的数的范围大但精度低√C.后者可表示的数的范围大且精度高D.后者可表示的数的范围大且精度低解析：在浮点数表示法中，阶码影n向表示的范围，阶码越长表示的范围越大，尾数影响精度，尾数越长，表示的精度越高。
4.下列说法正确的是 ____ 。
（分数：2.00）A.采用变形补码进行加减运算可以避免溢出B.只有定点数运算才有可能溢出，浮点数运算不会产生溢出C.只有带符号数的运算才有可能产生溢出√D.只有将两个正数相加时才有可能产生溢出解析：采用排除法解题，变形补码能判溢出，但是不能避免溢出，所以A错。
浮点数的阶码超过上限(最大数)，也会产生溢出，B错。
同号数相加或者异号数相减都会产生溢出，D错。
5.一个8位二进制整数，若采用补码表示，且由4个1和4个O组成，则最小值为 ____ 。
课件：第三章 计算机的算术运算加减法
G4 P4
G3 P3
S 16～S 13
S 12～S 9
G2 P2 S 8～S 5
G1 P1 S 4～S 1
BCLA
C12
BCLA
C8
BCLA
C4
BCLA
C0
加法器
加法器
加法器
加法器
A 16～A 13
A 12～A 9
B 16～B 13
B 12～B 9
A 8～A 5 B 8～B 5
A 4～A 1 B 4～B 1
再经过2ty后，才能产生第2、3、4小组内的C5~C7、C9~C11、 C13~C15。
以典型的四位ALU芯片（SN74181）为例介绍ALU的结 构及应用。
得［x+y］补=0.0110，x+y=+0.0110
［例2］X=-11001，Y=-00011，求X+Y=? 解：［x］补=1,00111，［y］补=1,11101
［x］补 = 1,00111 +)［y］补 = 1,11101 ［x+y］补 =1 1,00100
丢掉
验算：
x=-11001=(-25)10 Y=(-3)10 X+Y=(-28)10 =(-11100)2
S 8～S 5
S 4～S 1
C16
4位C L A
C12
4位C L A
C8
4位C L A
C4
4位C L A
C0
加法器
加法器
加法器
加法器
A 1 6～A 1 3
A 1 2～A 9
B 1 6～B 1 3
B 1 2～B 9
A 8～A 5
B 8～B 5
A 4～A 1
超前进位加法器的原理
超前进位加法器的原理
超前进位加法器是一种高速加法器，它的原理是通过预测进位的方式实现快速的加法运算。
它的工作原理可以简单地描述为：在加法器的每个位上都引入了一个额外的加法器，用于预测下一位是否需要进位，并根据预测结果提前计算出进位信号。
这样，在下一位的计算过程中，进位信号已经可以直接使用，从而大大提高了运算速度。
超前进位加法器的优点是速度快、运算精度高、误差小，因此广泛应用于高速计算机、数字信号处理等领域。
它的实现方法有多种，包括传统的基于逻辑门的实现、基于查找表的实现、以及基于二进制决策树的实现等。
在实际应用中，不同的实现方法会根据具体的需求和性能要求进行选择。
总之，超前进位加法器是一种高效的加法器，它的原理基于进位的预测，可以实现快速准确的加法运算。
在现代计算机和数字信号处理系统中，它已经成为必不可少的基础组件之一。
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实验四32位先行进位加法器一、功能概述串行进位加法器延时很大，每级的输出结果都要等上一级的进位到来才可以求和算出结果，这次实验对普通全加器进行改良，改良为先行进位加法器。
先行进位加法器，各级的进位彼此是独立产生，只与输入数据A，B和C_in有关，将各级间的进位级联传播给去掉了，这样就可以减小进位产生的延时。
每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。
通过这种进位方式实现的加法器称为超前进位加法器。
因为各个进位是并行产生的，所以是一种并行进位加法器。
二、实验原理1、设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i（1-1）C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i当A i和B i都为1时，G i = 1，产生进位C i+1 = 1当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i因此G i定义为进位产生信号，P i定义为进位传递信号。
G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下面推导4位超前进位加法器。
设4位加数和被加数为A 和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：C0 = C inC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0▪C0C3=G2+ P2·C2= G2+ P2·G1+ P2·P1·G0+P2·P1·P0·C0C4=G3+ P3·C3= G3+ P3·G2+ P3·P2·G1+P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）C out=C4由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关。
2、接口说明表1： 32位超前进位加法器接口信号说明表3、结构框图B A B A B A B A B A B A B A B A三、 实验方案方案一：分为两个模块：1个4位add_4和1个add_32，其中add_32调用4个add_4.首先设计4位超前进位加法器：框图如下：设计好四位的之后，开始调用四位的实现32位的。
方案二：分为五个模块：（1）计算传播值和产生值模块：pg模块（2）超前进位模块：cla模块（3）加法求和模块：sum模块（4）求和并按输出a，b，c_in分组：bit_slice模块（5）32位超前进位加法器总模块：cla_32总框图：四、验证方案：对32位的两个输入赋值：当a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;结果：s=32'b1111_1001_1001_0100_1010_0001_0010_1001; 当a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1;结果：s=32'b1111_1001_1001_0100_1010_0001_0010_1010; 来对波形进行观察，看波形是否正确。
五、实验代码：方案一：（1）add_32模块顶层模块：（2）4位add_4模块方案二：（1）cla_32顶层模块：module cla_32(a,b,c_in,s,count );input [31:0] a,b;input c_in;output [31:0] s;output count;wire [7:0] gg,gp,gc;wire [3:0] ggg,ggp,ggc;wire gggg,gggp;bit_sliceb1(.a(a[3:0]),.b(b[3:0]),.c_in(gc[0]),.s(s[3:0]),.gp(gp[0]),.gg(gg[0])); bit_sliceb2(.a(a[7:4]),.b(b[7:4]),.c_in(gc[1]),.s(s[7:4]),.gp(gp[1]),.gg(gg[1])); bit_sliceb3(.a(a[11:8]),.b(b[11:8]),.c_in(gc[2]),.s(s[11:8]),.gp(gp[2]),.gg(gg[2]) );bit_sliceb4(.a(a[15:12]),.b(b[15:12]),.c_in(gc[3]),.s(s[15:12]),.gp(gp[3]),.gg(g g[3]));bit_sliceb5(.a(a[19:16]),.b(b[19:16]),.c_in(gc[4]),.s(s[19:16]),.gp(gp[4]),.gg(g g[4]));bit_sliceb6(.a(a[23:20]),.b(b[23:20]),.c_in(gc[5]),.s(s[23:20]),.gp(gp[5]),.gg(gg[5]));bit_sliceb7(.a(a[27:24]),.b(b[27:24]),.c_in(gc[6]),.s(s[27:24]),.gp(gp[6]),.gg(g g[6]));bit_sliceb8(.a(a[31:28]),.b(b[31:28]),.c_in(gc[7]),.s(s[31:28]),.gp(gp[7]),.gg(g g[7]));clac0(.p(gp[3:0]),.g(gg[3:0]),.c_in(ggc[0]),.c(gc[3:0]),.gp(ggp[0]),.gg(ggg[ 0]));clac1(.p(gp[7:4]),.g(gg[7:4]),.c_in(ggc[1]),.c(gc[7:4]),.gp(ggp[1]),.gg(ggg[ 1]));assign ggp[3:2]=2'b11;assign ggg[3:2]=2'b00;cla c2(.p(ggp),.g(ggg),.c_in(c_in),.c(ggc),.gp(gggp),.gg(gggg)); assign count=gggg|(gggp&c_in);endmodule（2）pg模块：module pg(a,b,p,g);input [3:0] a,b;output [3:0] p,g;assign p=a^b;assign g=a&b; endmodule（3）cla模块：module cla(p,g,c_in,c,gp,gg); input [3:0] p,g;input c_in;output [3:0] c;output gp,gg;function [99:0] do_cla; input [3:0] p,g;input c_in;begin:labelinteger i;reg gp,gg;reg [3:0] c;gp=p[0];gg=g[0];c[0]=c_in;for(i=1;i<4;i=i+1)begingp=gp&p[i];gg=(gg&p[i])|g[i];c[i]=(c[i-1]&p[i-1])|g[i-1];enddo_cla={c,gp,gg};endendfunctionassign {c,gp,gg}=do_cla(p,g,c_in); endmodule（4）sum模块：module sum(a,b,c,s );input [3:0] a,b,c;output [3:0] s;wire [3:0] t=a^b;assign s=t^c;endmodule（5）bit_slice模块：module bit_slice(a,b,c_in,s,gp,gg ); input [3:0] a,b;input c_in;output [3:0] s;output gp,gg;wire [3:0]p,g,c;pg i1(a,b,p,g);cla i2(p,g,c_in,c,gp,gg);sum i3(a,b,c,s);endmodule（6）激励代码：module cla32_tb;// Inputsreg [31:0] a;reg [31:0] b;reg c_in;// Outputswire [31:0] s;wire count;// Instantiate the Unit Under Test (UUT) cla_32 uut (.a(a),.b(b),.c_in(c_in),.s(s),.count(count));initial begin// Initialize Inputsa = 0;b = 0;c_in = 0;// Wait 100 ns for global reset to finish#10a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;#10a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1;// Add stimulus hereendendmodule六、波形图说明1、仿真波形2、结果说明对于三个输入：a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;结果与实验方案的相同，结果仿真正确.七、实验总结对于这次实验，自己在老师布置完，努力做了几个下午，不断调试才得到正确结果波形，是非常有收获的。