60进制计数器1
60进制计数器设计说明
由200HZ，5V电源供给。
作高位芯片与作低芯片位之间级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列 (b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
60进制计数器原理
60进制计数器原理
60进制计数器是一种计数器，用于表示和记录数字，其中每
个计数位可以取0到59之间的任意整数。
其原理是通过60个
不同状态的计数位组合来表示不同的数值。
假设有一个3位的60进制计数器。
每个计数位可以取0到59
之间的值。
初始状态为000，即每个计数位都是0。
当计数器
工作时，每经过一个时钟周期，计数器的值增加1。
当某个计
数位达到59时，它会自动归零，并且将高位的计数位值加1。
当最高位达到59时，整个计数器的值将归零重新开始计数。
例如，计数器的值从0开始逐渐增加，当计数位为59时，变
为1（该位自动归零并且高位加1）。
当达到59,59时，变为1,0（最高位自动归零并且前两位加1），依此类推。
这样，60进制计数器可以按照0到59的顺序不断地计数。
60进制计数器可应用于多个领域，例如时间计数、音频处理等。
在时间计数中，可以使用60进制计数器来表示小时、分
钟和秒的值，使时间计数更加精确和方便。
例如，一个时间计数器的值为12,34,56，表示12小时、34分钟和56秒。
总而言之，60进制计数器通过组合60个不同状态的计数位来
表示数字，每个计数位可以取0到59之间的值，并且在某个
计数位达到59时会自动归零并且高位计数位加1。
这种计数
器可以应用于多个领域，用于更精确地记录和表示数字值。
(完整word版)设计60进制计数器--电子技术基础课程设计(word文档良心出品)
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
六十进制计数器
实验五考核实验——六十进制计数
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握Quartus II 软件的使用方法
4、掌握Quartus II 软件的使用方法
二、实验设备
1、计算机：Quartus II 软件
2、掌握Quartus II 软件的使用方法
3、集成电路：74LS161，任意与非门等。
三、实验原理
1、74LS161：异步清零、同步置数四位二进制计数器
2、引脚定义
3、74LS161功能表
四、实验内容
1、实现60进制计数，计数器用74LS161（2片），其它器件任选
2、七段码显示00、01、02、03 、…、57、58、59
要求：
(1)用原理图输入方式完成
(2)给出仿真波形
(3)计数脉冲CLK接BUTTON0，计数结果接7段码HEX1和HEX0显示
五、实验结果
1、实验原理图：
2、实验波形仿真图
3、引脚分配图
六、实验心得
1、同步异步计数器区分：同步计数器的触发信号是同一个信号。
具体来说，每一级的触发器接的都是同一个CLK信号。
异步计数器的触发信号时不同的，例如第一集的输出Q'作为第二级的触发信号。
几进制的区分：看数据输出端得接线方法，当接线满足拿个计数时会导致“清零”端或者是“置数端”满足工作状态。
2、异步计数器中第二级如果采用置数法，就需要置数的时候给该级提供相应的时钟信号，否则不能完成置数。
60进制计数器设计
级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0 时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列(b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
2)方案的实现：使用200HZ时钟信号作为计数器的时钟脉冲。
60进制计数器实验报告
60进制计数器实验报告60进制计数器实验报告引言：计数器是一种常见的电子设备，用于记录和显示数字。
在日常生活中，我们常见的计数器是十进制计数器，即由0到9的数字循环计数。
然而，在某些特殊的应用场景中，十进制计数器可能不够灵活。
本实验旨在设计和实现一种60进制计数器，以满足特定需求。
实验目的：1. 设计并实现60进制计数器电路；2. 验证60进制计数器的功能和准确性；3. 探讨60进制计数器的应用价值。
实验原理：十进制计数器是通过使用4位二进制计数器和逻辑门电路来实现的。
同样地，60进制计数器可以通过使用更多位的二进制计数器和逻辑门电路来实现。
在本实验中，我们使用6位二进制计数器和逻辑门电路来构建60进制计数器。
实验材料：1. 74LS74型D触发器芯片 x 62. 74LS00型与非门芯片 x 23. 74LS08型与门芯片 x 14. 连线材料5. 示波器6. 电源实验步骤：1. 根据电路原理图，连接各个芯片和逻辑门，确保连接正确无误。
2. 将电源接入电路，注意电压和接线的正确性。
3. 使用示波器观察计数器输出的波形，并检查是否按照预期进行计数。
实验结果：经过实验，我们成功地设计并实现了60进制计数器。
计数器在每个时钟脉冲的作用下，能够准确地按照60进制进行计数，并输出相应的波形。
通过示波器观察，我们可以清晰地看到计数器的计数过程，以及在达到最大计数值后的溢出现象。
实验讨论：60进制计数器的设计和实现为特定领域的计数需求提供了解决方案。
例如，在时间测量中，60进制更符合人们对时间的感知和使用习惯。
此外，60进制计数器还可以应用于音乐节拍器、航天导航等领域，提供更灵活和精确的计数方式。
然而，60进制计数器也存在一些限制和挑战。
首先，由于60不是2的幂次，所以构建60进制计数器的硬件复杂度较高。
其次，60进制计数器在数字显示和数据传输方面需要进行转换，增加了额外的工作量和成本。
结论：通过本实验，我们成功地设计并实现了60进制计数器。
60进制计数器进位信号和归零逻辑
60进制计数器进位信号和归零逻辑
在传统的计数系统中，我们经常使用十进制计数器，即使用0-9的数字进行计数。
然而，在某些特定的应用场景中，十进制计数器可能不够灵活。
这时，我们可以考虑使用其他进制计数器，如60进制计数器。
在60进制计数器中，我们使用的数字从0到59，而不再是0到9。
这意味着我们可以更精确地计数，并且可以在更长的时间段内进行计数，而不需要进行进位。
那么，进位信号和归零逻辑在60进制计数器中是如何工作的呢？
首先，我们需要确定计数器的位数。
在十进制计数器中，我们通常使用10位二进制数字进行计数，而在60进制计数器中，我们需要使用更多的位数，以便能够表示60个不同的数字。
当一个位达到60时，它就需要进位了。
进位信号会被发送给下一位，使其加1。
这个过程类似于十进制计数器中的进位操作，只不过进位的基数变成了60。
当最高位达到60时，我们可以选择两种方式来处理。
一种方式是忽略进位，继续递增最高位。
这意味着我们可以计数到最高位达到59，
然后归零重新计数。
另一种方式是将最高位的进位信号发送给其他系统，以触发一些特定的操作。
归零逻辑也是十分重要的。
当我们需要将计数器归零时，我们需要将所有位的值都设置为0。
这可以通过将每一位的进位信号发送给下一位来实现，直到最低位。
总之，60进制计数器的进位信号和归零逻辑与十进制计数器类似，只不过进位的基数变成了60。
这使得60进制计数器可以更灵活地进行计数，并且适用于一些特定的应用场景。
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《可编程器件原理与应用》实训报告书二〇〇九年十二月目录前言第一章VHDL语言介绍1.1VHDL的发展史1.2VHDL的特点第二章六十进制计数器的设计与仿真2.1六十进制计数器源程序2.2运用软件设计过程2.3时序仿真体会致谢参考文献前言本项实验通过六十进制计数器的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL 文本输入设计与波形仿真。
写出源程序，并写出设计与仿真过程。
第一章VHDL语言介绍1.1VHDL发展史硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE标准语言.电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中.以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍VHDL编程技术,让大家掌握HDL编程,了解FPGA结构,学会使用EDA工具,为集成电路前端设计打下基础.VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言.HDL发展的技术源头是:在HDL形成发展之前,已有了许多程序设计语言,如汇编,C,Pascal,Fortran,Prolog等.这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述.CAD的出现,使人们可以利用计算机进行建筑,服装等行业的辅助设计,电子辅助设计也同步发展起来.在从CAD工具到EDA工具的进化过程中,电子设计工具的人机界面能力越来越高.在利用EDA工具进行电子设计时,逻辑图,分立电子原件作为整个越来越复杂的电子系统的设计已不适应.任何一种EDA工具,都需要一种硬件描述语言来作为EDA工具的工作语言.这些众多的EDA工具软件开发者,各自推出了自己的HDL语言.HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难.美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望VHDL功能强大,严格,可读性好.政府要求各公司的合同都用它来描述,以避免产生歧义.由政府牵头,VHDL工作小组于1981年6月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL.1983年第3季度,由IBM公司,TI公司,Intermetrics公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境.1986年IEEE标准化组织开始工作,讨论VHDL语言标准,历时一年有余,于1987年12月通过标准审查,并宣布实施,即IEEE STD1076—1987[LRM87].1993年VHDL重新修订,形成了新的标准,即IEEE STD 1076—1993[LRM93].从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用VHDL文档.即第一个官方VHDL标准得到推广,实施和普及.1.2VHDL的特点VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必然具有很多其他硬件描述语言所不具备的优点。
归纳起来,VHDL语言主要具有以下优点：(1)VHDL语言功能强大,设计方式多样VHDL语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。
同时,它还具有多层次的电路设计描述功能。
此外,VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。
VHDL语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法;既支持模块化设计方法,也支持层次化设计方法。
(2)VHDL语言具有强大的硬件描述能力VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路,也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。
同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。
VHDL语言的强大描述能力还体现在它具有丰富的数据类型。
VHDL语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。
(3)VHDL语言具有很强的移植能力VHDL语言很强的移植能力主要体现在:对于同一个硬件电路的VHDL 语言描述,它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
(4)VHDL语言的设计描述与器件无关采用VHDL语言描述硬件电路时,设计人员并不需要首先考虑选择进行设计的器件。
这样做的好处是可以使设计人员集中精力进行电路设计的优化,而不需要考虑其他的问题。
当硬件电路的设计描述完成以后,VHDL 语言允许采用多种不同的器件结构来实现。
(5)VHDL语言程序易于共享和复用VHDL语言采用基于库(library)的设计方法。
在设计过程中,设计人员可以建立各种可再次利用的模块,一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计,而是一些模块的累加。
这些模块可以预先设计或者使用以前设计中的存档模块,将这些模块存放在库中,就可以在以后的设计中进行复用。
由于VHDL语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言,因此它可以使设计成果在设计人员之间方便地进行交流和共享,从而减小硬件电路设计的工作量,缩短开发周期。
第二章六十进制计数器的设计与仿真概要本次实验主要学习如何使用MAX+plusII软件，编写六十进制计数器源程序，并对其进行时序仿真，得到仿真波形。
2.1六十进制计数器源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60isport(clk,rst,en:in std_logic;cq:out std_logic_vector(7downto0);cout:out std_logic);end cnt60;architecture behav of cnt60isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7downto0);beginif rst='1'then cqi:=(others=>'0');elsif clk'event and clk='1'thenif en='1'thenif cqi<59then cqi:=cqi+1;else cqi:=(others=>'0');end if;end if;end if;if cqi=59then cout<='1';else cout<='0';end if;cq<=cqi;end process;end behav;2.2运用软件设计过程步骤1：为本项设计建立文件夹首先应该建立好工作库目录，以便设计工程项目的存储。
在此设立目录为：E:\cnt60file，作为工作库。
以便将设计过程中的相关文件存储在此。
步骤2：输入设计项目和存盘打开MAX+plusII，选择菜单“File”_“New…”，出现如图1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
在出现的“Untitled－Text Editor”文本编辑窗（图2）中键入VHDL程序（六十进制计数器），输入完毕后，选择菜单“File_Save”，即出现如图2所示的“Save As”对话框。
首先在“Directories”目录框中选择自己已建立好的存放本文件的目录E:\cnt60file（用鼠标双击此目录，使其打开），然后在“File Name”框中键入文件名cnt60.vhd，按“OK”按钮，即把输入的文件放在E:\cnt60file中了。
注意：原理图输入设计方法中，存盘的原理图文件名可以是任意的，但VHDL程序文本存盘的文件名必须与文件的实体名一致，如cnt60.vhd图1建立文本编辑器对话框图2在文本编辑窗口中输入VHDL文件并存盘步骤3：将设计项目设置成工程文件（PROJECT）需要特别注意的是，在编译/综合cnt60.vhd之前，需要设置此文件为顶层文件（最上层文件），或称工程文件：Project，或者说将此项设计设置成工程。
选择菜单“File”_Project_“Set Project to Current File”，当前的设计工程即被指定为cnt60。