10进制和60进制计数器

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北京科技大学数电实验四 Quartus II集成计数器及移位寄存器应用

北京科技大学实验报告学院：高等工程师学院专业：自动化（卓越计划）班级：自E181姓名：杨威学号：41818074 实验日期：2020 年5月26日一、实验名称：集成计数器及其应用1、实验内容与要求（1）用74161和必要逻辑门设计一个带进位输出的10进制计数器，采用同步置数方法设计；（2）用两个74161和必要的逻辑门设计一个带进位输出的60进制秒计数器；2、实验相关知识与原理（1）74161是常用的同步集成计数器，4位2进制，同步预置，异步清零。

引脚图功能表其中X。

3、10进制计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数输出QD、QC、QB、QA，进位输出RCO，显示译码输出OA、OB、OC、OD、OE、OF、OG2）计数范围：0000-10013）预置数值：00004）置数控制端LDN：计数到1001时输出低电平5）进位输出RCO：计数到1001时输出高电平画出如下状态转换表：CP QDQCQBQA0 00001 00012 00103 00114 01005 01016 01107 01117 10009 100110 0000（2）原理图截图仿真波形如下功能验证表格CLRN QD QC QB QA RCO0 0 0 0 0 01 0 0 0 1 01 0 0 1 0 01 0 0 1 1 01 0 1 0 0 01 0 1 0 1 01 0 1 1 0 01 0 1 1 1 01 1 0 0 0 01 1 0 0 1 11 0 0 0 0 04、60进制秒计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数十位输出QD2、QC2、QB2、QA2和计数个位输出QD1、QC1、QB1、QA1，进位输出RCO2）计数范围：0000 0000-0101 10013）预置数值：0000 00004）置数控制端LDN1（个位）：计数到0101 1001时输出低电平5）清零端CLRN2（十位）：计数到0110时输出低电平6）ENT：个位计数到1001时输出高电平7）进位输出RCO：计数到1001时输出高电平画出如下状态转换表CP QD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA10 0000 0000 20 0010 0000 40 0100 00001 0000 0001 21 0010 0001 41 0100 00012 0000 0010 22 0010 0010 42 0100 00103 0000 0011 23 0010 0011 43 0100 00114 0000 0100 24 0010 0100 44 0100 01005 0000 0101 25 0010 0101 45 0100 01016 0000 0110 26 0010 0110 46 0100 01107 0000 0111 27 0010 0111 47 0100 01118 0000 1000 28 0010 1000 48 0100 10009 0000 1001 29 0010 1001 49 0100 100110 0001 0000 30 0011 0000 50 0101 000011 0001 0001 31 0011 0001 51 0101 000112 0001 0010 32 0011 0010 52 0101 001013 0001 0011 33 0011 0011 53 0101 001114 0001 0100 34 0011 0100 54 0101 010015 0001 0101 35 0011 0101 55 0101 010116 0001 0110 36 0011 0110 56 0101 011017 0001 0111 37 0011 0111 57 0101 011118 0001 1000 38 0011 1000 58 0101 100019 0001 1001 39 0011 1001 59 0101 100160 0000 0000 （2）设计原理图截图（3）实验仿真仿真波形：仿真结果表：5、实验思考题：（1）总结任意模计数器的设计方法。

数电-课程设计-60进制计数器

图2十进制计数器个位2十进制计数器十位电路图3十进制计数器十位3时钟脉冲电路图4时钟脉冲电路4置数电路图5置数电路5进位电路图6进位电路6译码显示电路图7译码显示电路三绘制原理图1完整原理图图7计数器原理图2选定仪器列表仪器名称型号数量用途同步十进制计数器74ls1602片极联构成60进制计数器与门与非门非门74ls21d74ls00d74ls04d各1个辅助设计构成其他计数器共阴极显示器dcdhex2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四测试方案测试步骤
以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00图12 60进制计数器终点59
2、理论分析
本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
74LS160
2片
极联构成60进制计数器
与门
与非门
非门
74LS21D
74LS00D
74LS04D
各1个
辅助设计构成其他计数器
共阴极显示器
DCD-HEX
2只
显示数字计数
电压源
1个
提供脉冲电压
表二原理图仪器列表
四、测试方案
测试步骤：
1）进入Multisim7界面
图8软件页面
2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图13 60进制计数器的接线图
计数器的状态转换图如下
图14计数器显示的状态转换图

电子技术习题解答第章触发器和时序逻辑电路及其应用习题解答

第8章触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。

图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。

图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。

图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。

图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。

即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，下降沿触发（ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发（ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发（ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发（ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发，再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。

60进制计数器原理

60进制计数器原理
60进制计数器是一种计数器，用于表示和记录数字，其中每
个计数位可以取0到59之间的任意整数。

其原理是通过60个
不同状态的计数位组合来表示不同的数值。

假设有一个3位的60进制计数器。

每个计数位可以取0到59
之间的值。

初始状态为000，即每个计数位都是0。

当计数器
工作时，每经过一个时钟周期，计数器的值增加1。

当某个计
数位达到59时，它会自动归零，并且将高位的计数位值加1。

当最高位达到59时，整个计数器的值将归零重新开始计数。

例如，计数器的值从0开始逐渐增加，当计数位为59时，变
为1（该位自动归零并且高位加1）。

当达到59,59时，变为1,0（最高位自动归零并且前两位加1），依此类推。

这样，60进制计数器可以按照0到59的顺序不断地计数。

60进制计数器可应用于多个领域，例如时间计数、音频处理等。

在时间计数中，可以使用60进制计数器来表示小时、分
钟和秒的值，使时间计数更加精确和方便。

例如，一个时间计数器的值为12,34,56，表示12小时、34分钟和56秒。

总而言之，60进制计数器通过组合60个不同状态的计数位来
表示数字，每个计数位可以取0到59之间的值，并且在某个
计数位达到59时会自动归零并且高位计数位加1。

这种计数
器可以应用于多个领域，用于更精确地记录和表示数字值。

60进制计数器

题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。

该电路是采用整体置数法接成的六十进制计数器。

首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。

主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。

1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。

图2.1为六十进制计数器的总体电路原理框图。

图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。

每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。

其功能表如表2-1所示，连接方式如图2.2所示。

此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。

表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。

选择元件库中的ot hers—maxplus2—74160。

点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。

1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。

60进制计数器课程设计

60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。

2. 学生能够运用60进制计数器进行简单的加、减运算。

3. 学生了解60进制在实际生活中的应用，如时间、角度等。

技能目标：1. 学生能够独立完成60进制与十进制的转换。

2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。

3. 学生通过小组合作，培养团队协作能力和沟通能力。

情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。

2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。

3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。

课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。

学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。

教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。

同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。

通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。

二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。

2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。

b. 详细介绍60进制与十进制的转换方法。

c. 通过实例，展示60进制在时间、角度等方面的应用。

3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。

b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。

4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。

60进制计数器错误原因与修改方法

60进制计数器错误原因与修改方法杨艳;李继凯【摘要】在实际应用中常采用集成4位二进制计数器74LS161构成60进制计数器。

对现有教材中的一道例题采用Multisim仿真并观察结果，发现其实构成的是50进制计数器。

结合74LS161的逻辑功能表，分析了用74LS161构成60进制计数器时出现错误计数循环的原因，给出了两种修改电路设计的方法，并利用仿真实验进行验证。

结果表明设计方法是正确的。

%A 4-bit integrated binary counter 74LS161 is often used to compose a modulo -60 counter in practical application ,A circuit from the existing textbook example is simulated with Multisim .The results show the circuit is a modulo -50 counter in fact .The reasons for wrong count cycle in using 74LS161 to compose modulo-60 counter is analyzed ,based on the logic function table of 74LS161 .Two Modifi-cation methods is given and verified with simulation experiment .【期刊名称】《广东石油化工学院学报》【年(卷),期】2015(000)004【总页数】4页(P63-66)【关键词】集成计数器;60进制;Multisim【作者】杨艳;李继凯【作者单位】广东石油化工学院计算机与电子信息学院，广东茂名525000;广东石油化工学院计算机与电子信息学院，广东茂名525000【正文语种】中文【中图分类】TN79从降低成本方面考虑，集成电路的定型产品必须有足够大的批量，因此，目前常见的计数器芯片在计数进制上只做成应用较广的类型，如十进制和十六进制[1]。

数字电子技术基础课程设计实验报告

数字电子技术课程设计（数字时钟逻辑电路的设计与实现）学院：信息学院班级：学号：姓名：刘柳指导教师：楚岩课设时间：2009年6月21日—2009年6月26日一摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。

这些都是以数字时钟作为时钟源的。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。

经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。

二主要技术指标1.设计一个有时、分、秒（23小时59分59秒）显示的电子钟2.该电子钟具有手动校时功能三方案论证与选择要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。

而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。

经过分频器输出的秒脉冲信号到计数器中进行计数。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计时器，可实现对一天24小时的累计。

此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。

值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。

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十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE BEGIN IF RST = '1' THEN =>'0') ; --计数 ELSIF CLK'EVENT AND CLK='1' THEN IF EN = '1' THEN IF CQI < 9 THEN --允许计数, ELSE --大于 9， END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于 9，输出进位信号 ELSE COUT <= '0'; --将计数值向端口 END IF; CQ <= CQI; 输出 END PROCESS; END behav; CQI := (OTHERS =>'0'); CQI := CQI + 1; CQI := (OTHERS CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
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六十进制计数器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(7 downto 0); cout:out std_logic); end cnt60; architecture behav of cnt60 is begin process(clk,rst,en) variable cqi:std_logic_vector(7 downto 0); begin if rst='1' then cqi:=(others=>'0'); elsif clk'event and clk='1' then if en='1' then if cqi<59 then cqi:=cqi+1; else cqi:=(others=>'0'); end if; end if; end if; if cqi=59 then cout<='1'; else cout<='0'; end if; cq<=cqi; end process; end behav;