60进制加法计数器程序
实训-60进制计数器
图6 译码显示电路三、绘制原理图
、完整原理图
图7 计数器原理图
图8 555多谐振荡器仿真页面2）4511驱动七段数码管显示
图10 74160实现30进制计数器仿真4）确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。
5）观察结果看是否与理论分析的预测结果相同。
五、理论分析及PCB原理图设计
六、设计体会
1、设计特点
本设计具有直观的图形界面。
整个操作界面就像一个电子实验工作台，绘制电路所需的元器件和仿真所需的测试仪器均可直接拖放到屏幕上，轻点鼠标可用导线将它们连接起来，软件仪器的控制面板和操作方式都与实物相似，测量数据、波形和特性曲线如同在真实仪器上看到的。
它们利用仿真产生的数据执行分析，分析范围很广，并可以将一个分析作为另一个分析的一部分的自动执行。
2、个人心得
本设计我在使用Multisim软件进行仿真时较为成功，同时查找资料，更深刻的了解了芯片的功能。
本次课程设计也反映出很多问题，比如说焊接电路的稳定性，这一直都是个头疼的问题。
用VHDL编写60进制计数器
1．用VHDL设计60进计数器。
设计一个BCD码60进计数器。
要求实现同步，异步两种情况，且规定个位显示0~9，十位显示0~5，均用4位二进制数表示。
用VHDL语言描述中小规模集成电路74LS169。
VHDL的源程序如下：（1）：同步，文件名为bcd60countLIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bcd60count isport(clk,bcd1wr,bcd10wr,cin: in std_logic;co: out std_logic;datain: in std_logic_vector(3 downto 0);bcd1p: out std_logic_vector(3 downto 0);bcd10p: out std_logic_vector(2 downto 0));end bcd60count;architecture behave of bcd60count issignal bcd1n: std_logic_vector(3 downto 0);signal bcd10n: std_logic_vector(2 downto 0);beginbcd1p<=bcd1n;bcd10p<=bcd10n;kk1: process(clk,bcd1wr)beginif (bcd1wr='1') thenbcd1n<=datain;elsif(clk'event and clk='1') thenif (cin='1') thenif(bcd1n="1001" ) thenbcd1n<="0000";elsebcd1n<=bcd1n+'1';end if;end if;end if;end process kk1;kk2: process(clk,bcd10wr)beginif (bcd10wr='1') thenbcd10n<=datain(2 downto 0);elsif(clk'event and clk='1') thenif(cin='1') and (bcd1n="1001") thenif(bcd10n="101") thenbcd10n<="000";elsebcd10n<=bcd10n+'1';end if;end if;end if;end process kk2;kk3: process(bcd10n,bcd1n,cin)beginif(cin='1' and bcd1n="1001" and bcd10n="101") thenco<='1';elseco<='0';end if;end process kk3;end behave;（2）异步程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cou60 isport(clk,reset,cin : in std_logic;co : out std_logic;bcd1p : out std_logic_vector(3 downto 0);bcd10p : out std_logic_vector(2 downto 0)); end cou60;architecture behave of cou60 issignal bcd1n: std_logic_vector(3 downto 0);signal bcd10n: std_logic_vector(2 downto 0);beginbcd1p<=bcd1n;bcd10p<=bcd10n;kk1: process(clk)beginif(clk'event and clk='1') thenif (reset='0') thenbcd1n<="0000";elsif (cin='1') thenif(bcd1n="1001" ) thenbcd1n<="0000";elsebcd1n<=bcd1n+'1';end if;end if;end if;end process kk1;kk2: process(clk)beginif(clk'event and clk='1') thenif (reset='0') thenbcd10n<="101";elsif(cin='1') and (bcd1n="1001") thenif(bcd10n="001") thenbcd10n<="101";elsebcd10n<=bcd10n+'1';end if;end if;end if;end process kk2;kk3: process(bcd10n,bcd1n,cin)beginif(cin='1' and bcd1n="1001" and bcd10n="001") thenco<='1';elseco<='0';end if;end process kk3;end behave;。
实验60进制计数器
实验六60进制计数器
实验目的：
掌握集成计数器、译码器和七段显示器应用。
实验任务：
用2片4bit计数器实现一个带数码显示的60进制计数器。
提示：高4bit计数器输出送给一个数码管显示，低4bit计数器输出送给一个数码管显示。
CP脉冲接Basys2板载1Hz时钟。
实验原理：
以下是2片74LS161构成的2位十进制计数器（100进制，异步清零）。
可对高位片的反馈清零条件稍加修改，构成60进制计数器。
60进制计数器：将2位十进制计数器的低级反馈端接至Q2、Q1即可。
如下图：
实验要求：
1，进行60进制计数显示实验，记录现象，完成实验报告；
2，相关代码烧录到Basys2板子的PROM中，使得该计数器可脱离电脑的ISE环境。
即Basys2掉电后，恢复供电，仍能够自行运行计数程序。
思考题：如何用8bit计数器构成60进制计数器。
加法计数器的设计实验报告
EDA实验报告书ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI60 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END JINZHI60 ;ARCHITECTURE BBQ OF JINZHI60 ISSIGNAL CS,CG: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0101" AND CG="1001") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0101" AND CG="1001") THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;2.利用60进制及24进制计数器设计简易数字钟。
(完整word版)设计60进制计数器--电子技术基础课程设计(word文档良心出品)
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
60进制计数器课程设计
60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。
2. 学生能够运用60进制计数器进行简单的加、减运算。
3. 学生了解60进制在实际生活中的应用，如时间、角度等。
技能目标：1. 学生能够独立完成60进制与十进制的转换。
2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。
3. 学生通过小组合作，培养团队协作能力和沟通能力。
情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。
2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。
3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。
课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。
学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。
教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。
同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。
通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。
2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。
b. 详细介绍60进制与十进制的转换方法。
c. 通过实例，展示60进制在时间、角度等方面的应用。
3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。
b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。
4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。
60进制计数器的设计
本科学生设计性实验报告项目组长＿学号＿成员专业＿通信工程＿＿班级＿实验项目名称＿ 60进制计数器的设计指导教师及职称＿＿＿＿＿＿＿＿＿开课学期 2011 至＿2012 学年＿第二＿学期上课时间 2012 年 4 月 16 日一、实验设计方案实验名称：60进制计数器的设计实验时间：2012-4-16小组合作：是○否●小组成员：1、实验目的：熟悉QuartusⅡ的Verilog文本设计流程全过程，学习计数器的设计、仿真和硬件测试。
掌握原理图与文本混合设计方法。
实验要求：1.使用三种以上方法进行设计和仿真2.每种方法要有详细的设计程序和仿真结果3.对比每种方法的实现的RTL图4.选择一种在硬件上实现，并绘出详细实验步骤和实验步骤截图，最后描述实验结果2、实验场地及仪器、设备和材料：实验场地：电脑,quartus II软件，GW48EDA/SPOC主系统实验箱3、实验思路（实验内容、数据处理方法及实验步骤等）：实验内容：用Verilog设计一个60进制计数器，要求用三种方式。
1. 打开QuartusII软件，建立一个新的工程：1) 单击菜单File\New Project Wizard…2) 输入工程的路径、工程名以及顶层实体名。
3) 单击Next>按钮，由于我们建立的是一个空的项目，所以没有包含已有文件，单击Next>继续。
4) 设置我们的器件信息：2.建立Verilog文件：1) 单击File\New菜单项，选择弹出窗口中的Verilog File项，单击OK按钮以建立打开空的Verilog文件。
2) 在编辑窗口中输入Verilog源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。
3) 编译工程单击Processing\Start Compilation开始编译，编译过程中可能会显示若干出错消息，参考提示原因对程序进行修改直到编译完全成功为止。
根据书上的例子做出了如下的三种方法：（1）方式一：（2）方式二：（3）方式三指导老师对实验设计方案的意见：指导老师签名：年月日二、实验结果与分析1、实验目的、场地及仪器、设备和材料、实验思路等见实验设计方案2、实验现象、数据及结果实验现象：（1）方式一：生成如下图电路模型：得到下图为波形图：（2）方式二：生成电路模型如图所示:得到的波形图如图所示：（3）方式三：得到电路模型如图所示：得到波形图如图所示：3、对实验现象、数据及观察结果的分析与讨论：通过实验过程，可以得到实验的相关图像，可能由于实验过程差不多所以得到的结果是差不多的。
74ls160做60进制计数器原理及实验步骤
74ls160做60进制计数器原理及实验步骤74LS160是一种常见的集成电路，可以用来制作60进制计数器。
本文将详细介绍74LS160计数器的原理和实验步骤，并按步骤回答相关问题。
第一部分：74LS160计数器原理1. 什么是74LS160计数器？74LS160是一种同步4位可二进制或BCD（二进制编码十进制）计数器。
BCD是一种将十进制数字表示为4位二进制码的编码系统。
2. 工作原理是什么？74LS160计数器通过输入脉冲信号来实现计数，并将结果以二进制或BCD的形式输出。
它有一个异步复位输入和一个同步使能输入。
当复位输入为低电平时，计数器的值将被重置为0。
当使能输入为高电平时，计数器开始计数。
计数器的值可以通过输出引脚读取。
3. 如何将74LS160配置为60进制计数器？在将74LS160配置为60进制计数器之前，首先需要将它设置为BCD计数器。
然后，在BCD计数器的基础上，添加逻辑电路来实现60进制计数。
4. 如何实现BCD计数？将74LS160配置为BCD计数器很简单。
首先，将使能输入（ENABLE）连接到高电平，以确保计数器始终处于计数状态。
然后，将复位输入（CLEAR）连接到低电平，以将计数器的初始值重置为0。
最后，将时钟输入（CLK）连接到外部时钟源。
5. 如何实现60进制计数？要实现60进制计数，我们需要添加一个逻辑电路来增加计数器的位数。
由于74LS160只是一个4位计数器，我们需要使用多个74LS160并联来扩展位数。
例如，如果我们想要一个6位的60进制计数器，我们可以使用两个74LS160，并将第二个计数器的CLK输入连接到第一个计数器的某个输出引脚。
第二部分：74LS160计数器实验步骤1. 准备材料- 1个或多个74LS160计数器芯片（取决于所需的位数）- 逻辑门IC（用于扩展位数）- 面包板- 连接线- 4个LED（用于将计数器结果显示出来）- 电源（通常为5V）2. 连接电路首先，将74LS160芯片插入面包板中。