数字集成电路习题
数字集成电路习题答案
W / L 1 根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解： (1)nm os:
VGT VGS VT 0 2.5 0.43 2.07 VDS
nm os 处于饱和区 ,Vmin VGT 2.07
2 W V ' I D kn ( )(VGT Vmin min )(1 VDS ) L 2 2 2 . 07 115 (2.072 )(1 0.06 2.5) 2 283.3A
VT0(V)
NMOS PMOS 0.43 -0.4
(V0.5)
0.4 -0.4
VDSAT(V)
0.63 -1
k’(A/V2)
115×10-6 -30×10-6
(V-1)
0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管 的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25) 求出g,VIL,VIH,NML,NMH
( R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
（b）
DCLK 1 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 R4 )C4 ( R1 R2 )C5
9 RC
DCLK 2 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 )C4
( R1 R2 R5 )C5 9 RC
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
数字集成电路测试题
A 衬底 B 扩散区 C 有源区 D 接触孔和通孔
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提交
Inverter
单选题 1分 最符合阈值电压定义的说法是 。
A 漏端电流为1μA时的栅源电压
B 漏端电流10倍于泄露电流时的栅源电压
衬底载流子浓度和有源区载流子浓度相 C 等时的栅源电压
芯片中的金属线和PCB中的金属线一样， A 可以是多层的。
B
CMOS集成电路是在一块正方形的硅片 上制造的。
光刻机的作用是通过激光在硅片上刻画 C 集成电路版图。
光刻胶的作用是将集成电路所需的不同 D 材料层胶合在一起。
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提交
Inverter
D MOgrated Circuits2nd
提交
Inverter
单选题 1分 电路互连线上的延时td 与长度L的关系是 。
A
td L
B
td L2
C
td L3/2
D
td L3
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数字集成电路 ch1-ch4习题集
Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic
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Inverter
单选题 1分
在集成电路0.25μm工艺中，晶体管的最小沟 道长度由 决定。
A 光刻精度 B 消费者和代工厂 C 电路工程师 D 电源电压
C 无穷大的“断开”电阻和有限的“导通”电阻。
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数字集成电路--电路、系统与设计(第二版)课后练习题 第六章 CMOS组合逻辑门的设计
Chapter 6 Problem Set
Chapter 6 PROBLEMS
1. [E, None, 4.2] Implement the equation X = ((A + B) (C + D + E) + F) G using complementary CMOS. Size the devices so that the output resistance is the same as that of an inverter with an NMOS W/L = 2 and PMOS W/L = 6. Which input pattern(s) would give the worst and best equivalent pull-up or pull-down resistance? Implement the following expression in a full static CMOS logic fashion using no more than 10 transistors: Y = (A ⋅ B) + (A ⋅ C ⋅ E) + (D ⋅ E) + (D ⋅ C ⋅ B) 3. Consider the circuit of Figure 6.1.
2
VDD E 6 A A 6 B 6 C 6 D 6 E F A B C D 4 4 4 4 E 1 A B C D 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem Set
VDD 6
Circuit A
Circuit B
Figure 6.2 Two static CMOS gates.
数字集成电路考题2012
集成电路考题一、填空题1、世界上第一个自动计算器是1832年。
2、Jack Kilby提出IC设想一集成电路，由此获得诺贝尔奖，标志着数字时代的来临。
3、集成电路的发展按摩尔定律发展变化。
4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。
5、N型半导体的多子是自由电子，少子是空穴。
6、P型半导体的多子是空穴，少子是自由电子。
7、二极管电流I D与电压匕的关系表达式为e V①。
8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。
9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。
11、导体为均匀的绝缘介质包围，可知一条导线的电容C与电感L的关系为12、CMOS反相器噪声容限的定义有N [,低电平噪声容限和 %高电平噪声容限。
13、CMOS反相器电路总功耗分为三部分，分别为由充放电电容引起的动态功耗、P d〃直流通路电容引起的功耗、，〃静态功耗。
14、静态CMOS门由上拉网络PUN和下拉网络PDN构成。
15、CMOS互补逻辑实现一个N输入逻辑门所需MOS管的个数为型个。
16、伪NMOS逻辑实现一个N输入逻辑门所需MOS管的个数为N+1个。
17、动态逻辑实现一个N输入逻辑门所需MOS管的个数为N+2个。
18、动态逻辑电路工作过程分为预充电和求值两个阶段。
19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。
20、对于时钟偏差不敏感的触发器为Clocked CMOS（或为时钟控制CMOS）。
21、C2CMOS实现一个N输入逻辑门所需MOS管的个数为N+2个。
22、施密特触发器两个开关阈值分别为：人和工。
23、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
二、简答题 1、画出双阱CMOS电路工艺顺序简化图。
(P31)2、二极管的电流受工作温度的双重影响。
(P60)(1)出现在电流方程的①T与温度呈线性关系，①T的增加会使电流下降。
数字集成电路模拟集成电路考试题库
1、在数字集成电路中，以下哪个元件常用于存储二进制信息？A、电阻B、电容C、触发器D、电感（答案：C）2、模拟集成电路中，用于放大电信号的主要元件是？A、二极管B、晶体管C、电阻D、电容（答案：B）3、以下哪种逻辑门电路可以实现“与”运算？A、NOT门B、OR门C、AND门D、XOR门（答案：C）4、在数字电路中，时钟信号的主要作用是？A、提供电源B、控制信号同步C、放大信号D、转换信号格式（答案：B）5、模拟集成电路中，常用于稳定输出电压的元件是？A、运算放大器B、比较器C、稳压二极管D、晶体管（答案：C）6、数字集成电路中，D触发器的输出在何时更新？A、时钟信号上升沿B、时钟信号下降沿C、随时更新D、根据输入信号变化（答案：A，注：也可能是B，具体取决于触发器类型，但此题通常按常见上升沿触发考虑）7、以下哪种电路常用于将模拟信号转换为数字信号？A、放大器B、滤波器C、模数转换器（ADC）D、数模转换器（DAC）（答案：C）8、在模拟集成电路中，用于产生稳定电流源的元件或电路是？A、电流镜B、电压源C、电阻网络D、电容器（答案：A）9、数字集成电路中，用于实现计数功能的电路是？A、加法器B、寄存器C、计数器D、译码器（答案：C）10、以下哪种电路或元件在模拟集成电路中常用于信号的滤波？A、放大器B、比较器C、滤波器D、振荡器（答案：C）。
数字集成电路(中文)计算题
1.如图1有n个最小尺寸传输门串联在一起，每个门的平均电阻为8kΩ，节点电容为在输入从高变化到低时为3fF。
图11)计算n个串联传输门的延时。
2)为减小传输门链的延时可以在传输门链中每隔m个传输门插入一个缓冲器或反相器，假设缓冲器/反相器的延时为tbuf，推导此时传输门链的总延时。
3)如果目前有tbuf=8.8ps的反相器，在n=32时的传输门链如何插入反相器使得整个传输门链的延时最小。
2. 已知集成电路中各层参数如下：计算在各层长为10cm的导线传播延时。
为减小此导线的传播延时将此导线3等分并插入2个传播延时为100ps的反相器，计算在这种情况下各层上整个导线的传播延时。
3.图2中的逻辑链是以r=2工艺制造的，采用逻辑努力技术，确定用黑线表示的路径的最优时间。
图24.画出用于计算图3所示逻辑电路的开关时间模型，并给出上升时间和下降时间表达式。
假设所有管子的宽长比都一样。
ac图35．已知集成电路中Al5层参数如下：单位长度电容32 aF/um；单位长度电阻0.035Ω/um。
计算在该层长为12cm的导线传播延时。
为减小此导线的传播延时将此导线3等分并插入2个传播延时为80ps的反相器，计算在这种情况下各层上整个导线的传播延时。
6．将一个NMOS器件如图1所示放入测试配置装置，输入电压为Vin=2V，电流源为固定电流50μA，R为一个可变电阻，在10kΩ和30 kΩ之间变化，M1有短沟道效应，具体已知参数：k’ = 110*10-6 V/A2，VT = 0.4，VDSAT = 0.6V，W/L = 2.5μ/0.25μ，为了简单起见，体效应和沟道长度调制忽略，即λ=0, γ=0。
当R=10kΩ时，晶体管所处的工作区，求解VD 和VS。
图4. 测试配置装置7．将一个NMOS器件如图1所示放入测试配置装置，输入电压为Vin=2V，电流源为固定电流50μA，R为一个可变电阻，在10kΩ和30 kΩ之间变化，M1有短沟道效应，具体已知参数：k’ = 110*10-6 V/A2，VT = 0.4，VDSAT = 0.6V，W/L = 2.5μ/0.25μ，为了简单起见，体效应和沟道长度调制忽略，即λ=0, γ=0。
数字集成电路第六章习题
第六章习题
1. 使用互补CMOS 电路实现逻辑表达式(()())X A B C D E F G 。
当反相器的NMOS W/L=2, PMOS W/L=6时输出电阻相同，根据这个确定该网络中各个器件尺寸。
哪一种输入模式将会有最差和最好的上拉和下拉电阻？
2. 考虑下图，
a ． 下面的CMOS 晶体管网络实现的是什么逻辑功能？反相器的NMOS W/L=4, PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。
b ． 当输入是什么模式时pHL t 和pLH t 最差。
最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时？考虑在内部节点中的电容的影响。
3.CMOS组合逻辑
a．下图中的两个电路A和B是否实现同一个逻辑函数？如果是的话，是什么逻辑；
如果不是的话，给出两个电路的布尔表达式。
b．这两个电路的输出电阻是否总是相同？分析解释。
c．这两个电路的上升下降时间是否总是相同？分析解释。
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带入延迟公式可得，反相器链的延迟
t p N t p 0 (1
N
F
) 5 70 ps (1
5
2000 ) 1960 ps 2ns 1
c． 方法 a 的延迟时间
t p t p 0 (1
j 1
N
C g , j 1
C g , j
) t p 0 (1
解：VGS=VDS=2.5V，管子工作在饱和区。 栅沟电容 CGC=W*L*Cox=0.36um*0.24um*6fF/um2=0.52fF 栅与源漏区的交叠电容 Cov=CGSO=CGDO=W*Co=0.36um*0.31fF/um=0.11fF 栅电容 CG=CGC+2Cov=0.52 fF +2*0.11 fF=0.74fF 栅源电容 CGS=2CGC/3+Cov=2*0.52fF/3+0.11=0.46fF 栅漏电容 CGD=Cov=0.11fF 管子的源区和衬底都接地，所以源衬底扩散结处于零偏状态。有 Cs,bottom=W*LD*Cj0=0.36um*0.625um*2fF/um2=0.45fF Cs,sw=(W+2LD)*Cjsw0=(0.36um+2*0.625um)*0.28um/fF=0.45fF CSB= Cs,bottom + Cs,sw =0.45fF+0.45fF=0.9fF 管子的漏区接 2.5V，衬底接地，所以漏衬底扩散结处于反偏状态。有 CD,bottom=W*LD*Cj0/(1-VD/φ b)mj =0.36um*0.625um*2(fF/um2)/[1-(-2.5V)/0.9V]0.5 =0.23fF CD,sw=(W+2LD)*Cjsw0/(1-VD/φ bsw)mjsw =(0.36um+2*0.625um)*0.28(um/fF)/[1-(-2.5V)/0.9]0.44 =0.25fF CDB= CD,bottom + CD,sw =0.23fF+0.25fF=0.48fF
b． 有效负载电容的计算结果与例 5.4 类似，因为器件沟道尺寸几乎相等，所以计算得到的 电容值也在相同数量级。考虑到 pmos 尺寸较例 5.4 中稍大，所以计算得到的电容也会 稍大一些。这里需要注意的是，由于输出由低到高和由高到低的转换中电压的差异，需 要计算两个电容。 c． 假设负载电容是 6.5fF，那么可以计算上升和下降的延迟时间
' kP (
1 1 VT , N VDSAT , N r VDD VT , P VDSAT , P 2 2 VM 1 r 1 1 0.4V 0.63V 1.38 [2.5V 0.4V 1V ] 2 2 1 1.38 1.23V
习题 7
解： a． VSB=0，不考虑衬偏效应。
r
k PVDSAT k N VDSAT
1.25m W 30A V 2 (1V ) ) P VDSAT , P 0.25m L 1.38 0.375m ' W kP ( ) P VDSAT , P 115A V 2 (0.63V ) L 0.25m
d． N 级反相器链，仅考虑负载电容充放电消耗的能量。其中，第 i 级反相器消耗的电源能 量
2 Ei CiVDD f 01
其中，Ci 是每个节点的电容，在反相器输入端是反相器的栅电容，在末级反相器输出端 是负载电容 反相器链消耗的能量
2 2 2 E Ei (CiVDD f 01 ) VDD f 01 Ci VDD fP 01 Ci i 1 i 1 N 1 N 1
习题 1 习题 2 习题 3
试证明 1 阶 RC 网络的传播延时等于 0.69τ 。 计算反相器在一个时钟周期内，从电源消耗的能量和负载电容消耗的能量。 如图反相器链，画出图中各个节点一个周期的波形。
习题 4 估算宽长比为 10:1 的 NMOS 在以下两种情况下，漏源间电阻大小。
习题 5 以表 3.5 数据为例，估算 W/L=0.36um/0.24un，LD=LS=0.625um，NMOS 在以下情况 的栅源、栅漏、源衬底和漏衬底结电容。
解： A） 如表 4.2，对于 5mm 长 3um 宽的多晶硅导线，集总电容 Cwire=Cpp+Cfringe =W*L*Carea+2*L*Cfringe =3um*5*103um*88aF/um2+2*5*103um*54aF/um =1320fF+540fF =1860fF 不考虑导线电阻和电感， 则驱动器 S 端看到的是各段多晶硅导线的集总电容以及导线末 端的负载电容，所有电容是并联的。可得 Cload= Cwire +Cext = 7*1860fF+4*100fF =13420fF 由电容特性 iC = C*dV/dt 可得 iC = 13420fF*2.5V/5ns =6.71mA B） 如表 4.5，多晶硅的方块电阻是 150~200Ω /□，硅化多晶硅的方块电阻是 4~5Ω /□，为 了减小导线的寄生电阻，这里采用硅化多晶硅作为互连线。对于 5mm 长 3um 宽的多晶 硅，集总电阻为 Rwire = (L/W)*R□ = (5mm/3um)*4.5Ω /□ = 7500Ω 用π 网络模拟该时钟网络，可得
解： 电路的电气努力 F =CL/Cg,1=64 电路的逻辑努力 G=g1g2g3=1*1*1=1 电路的分支努力
B bj
j
j 1
3
Conpath , j Coffpath , j Conpath , j
1 3 1 3 1 1 1 4 4 1 16
电路的路径努力 H=GFB=1*64*16=1024 逻辑门的门努力 h N H 3 1024 10 第一级反相器的电气努力 f1=h/g1=10/1=10 第二级反相器的电气努力 f2=h/g1=10/1=10 第三级反相器的电气努力 f1=h/g1=10/1=10 假设第一级反相器尺寸是最小尺寸反相器的 s1 倍，那么 第二级反相器的尺寸 s2
习题 6 如图所示时钟分布网络。相邻节点之间导线长 5mm，宽 3um，采用多晶硅实现。导 线末端负载电容 100fF。 A） 对于 5V 电源，从源端到末端的最大延迟 5ns 的要求，计算时钟驱动需提供的平均电流 （忽略导线电阻和电感） 。 B） 多晶硅导线电阻计入，将每段导线用π 网络模拟，画出等效电路，并标注响应的电阻和 电容。 C） 计算从驱动源端到节点 R 的时间常数。
其中 Rwire=7500Ω ，Cwire=13420fF， Cext=100fF。 C） 作为简单估算，利用集总模型的 Elmore 延时公式，故模型为
可得，从 S 到 R 延时的时间常数 τ =Cwire*Rwire+ Cwire*Rwire+ (Cwire+Cext)*Rwire+(Cwire+Cext)*Rwire+ Cwire*(Rwire+Rwire)+(Cwire+Cext)*(Rwire+Rwire)+ (Cwire+Cext)*(Rwire+Rwire+Rwire) =100.5ns+10.5ns+101.25ns+101.25ns+201ns+202.5ns+303.75ns =1.1us tp = 0.69τ =843ns
所以，
Cg ,2 C g ,1
120 fF 12 10 fF
C g ,3 C g ,1
1500 fF 150 10 fF
b． 最优的反相器等效扇出 f=4，则由最优的反相器等效扇出和反相器链的总等效扇出关系
f NF
可得到 N
1 ln F 0.7 ln F 0.7 ln 2000 5.3 5 ln f
当开关活动因子为 1 时，可以得到
N 1 2 E Ci VDD f i 1
考虑方案 b，电源电压为 2.5V，可以得到
E 10 fF 10 fF 4 10 fF 4 2 10 fF 43 10 fF 4 4 20 pF 2.5V f
不考虑 M5 和 M6 的反馈作用，电路可以等效为
因此，反相器的开关门限转换关系如下图所示
RN
d． 欲使 t PLH t PHL 则要求
0.69 RP C L 0.69 RN C L
即 RP R N
31k 13k WP 0.25m WN 0.25m
所以
WP 2.4 WN
e． 增加晶体管的宽度可以减小管子的开关电阻，但是管子的负载电容也会相应增大。所以 对延迟时间的改善有限，可能是坏的。
2 Cg , 2 C g ,1C g ,3
2 Cg , 3 C g , 2 CL
所以，可以得到
2 3 10 fF 20 pF 120 fF C g ,2 3 C g ,1C L 2
2 C g ,3 3 C g ,1C L 3 10 fF (20 pF ) 2 1.5 pF 1500 fF
s1 g1 f1 s1 1 10 2.5s1 g 2 b1 1 4 s1 g1 f1 f 2 s1 1 10 10 6.25s1 g 3 b1 b2 1 4 4
第三级反相器的尺寸 s3
习题 11 思考题 7.2 产生不重叠时钟 图 7.17 是产生两相不重叠时钟的时钟产生电路的一种方法。假设每个门具有一个单位的门 延时，推导出输入时钟与两个输出时钟的时序关系。不重叠时间有多长？如果需要，如何增 加这一时间。
j 1
N
fj
)
120 fF 1500 fF 20 pF 1 1 ) 10 fF 120 fF 1500 fF 70 ps (3 12 12.5 13.3) 2856 ps 70 ps (1