IC(双极型集成电路)工艺技术
IC工艺_10_2-1
*双极集成电路中的隔离 *MOS集成电路中的隔离
1
2021/3/10
*IC集成技术中的工艺模块
任何一种IC工艺集成技术都可以分解为三个 基本组成部分：
*器件制作 *器件互连 *器件隔离
在决定采用何种工艺时，必须要保证它们可以 完成全部三个方面的任务。
2
2021/3/10
N+埋层
✓集电极引线从表面引出，如没有埋层，从集电极到发
射极的电流必须从高阻的外延层流过，这相当于在体
内引入了一个大的串联电阻，导致饱和压降增大。
埋层作用：1)相当于在外延层下并联一个阻值小的电
阻，大大降低了晶体管集电区串联电阻；2)相当于加
宽了寄生管的基区宽度，可以减小寄生pnp晶体管的影
响。
13
*IC集成中的器件隔离
*器件隔离
IC制作过程中，如果两个晶体管或其他器件 互相毗邻，它们会因短路而不工作。故必须开 发出某种隔离工艺模块，使每个器件的工作都 独立于其他器件状态的能力。
要把晶体管和其他器件合并起来形成电路必需 要器件隔离技术和低电阻率的器件互连技术，它 们是IC集成技术的两个最基本功能 。
n+
n+
ggaatete oxide
n+
p-silicon substrate
P-silicon substrate
因此只要维持源－衬底和漏－衬底pn结的
反偏，MOSFET就能维持34 自隔离。
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*MOS 器件的自隔离 /2
而相邻的晶体管间只要不存在导电沟道，则 MOS晶体管之间便不会产生显著电流，故：
性能。
*SBC结构晶体管的击穿电压比CDI结构的高, 是
半导体工艺原理-集成电路制造工艺介绍
GND
Vi
T
Vo
R VDD
23
二）、MOS集成电路芯片制 造工艺
（N阱硅栅CMOS工艺）
24
1、CMOS工艺中的元器件结构
电阻
NSD和PSD电阻结构剖面图
25
多晶硅电阻结构剖面图
26
N阱电阻结构剖面图
27
电容
CMOS工艺中PMOS晶体管电容剖面图
28
CMOS工艺中N阱电容剖面图
29
多晶硅-多晶硅电容器剖面图
双极工艺主要分类
3
CMOS
●标准CMOS工艺（数字电路的主流工艺 技术）特点：互补的NMOS、PMOS，工 艺流程简单，集成度高
●模拟CMOS工艺（应用最广泛的模拟IC 工艺）特点：在标准CMOS的基础上集成 高品质的无源器件，此外对阈值电压精度 和耐压的要求更高
●RF CMOS（RF IC） 特点：依靠缩小光刻尺寸提高MOS晶体管 的速度，集成模拟IC所必需的高品质无源 器件
30
二极管
PSD/N阱齐纳二极管剖面图
31
PSD保护环肖特基二极管剖面图
32
MOS晶体管
N阱CMOS工艺中MOS晶体管剖面图
33
P阱CMOS工艺中MOS晶体管剖面图
34
双阱CMOS工艺中MOS晶体管剖面图
35
2、主要工艺流程图
36
衬底准备
P型单晶片
P+/P外延片
37
工艺流程：
氧化、光刻N-阱(nwell)
NBL
NSINK
P阱
PBL
57
●BCD（智能功率集成芯片） 特点：在BiCMOS优势的基础上再集成 DMOS等功率器件，是智能功率芯片的理 想工艺平台
集成电路中的工艺技术和制造方法
集成电路中的工艺技术和制造方法集成电路是现代电子技术的关键组成部分，广泛应用于各个领域，如通信、计算机、消费电子等。
在集成电路的生产过程中，工艺技术和制造方法起着至关重要的作用。
本文将介绍集成电路中的工艺技术和制造方法，以帮助读者更好地了解和掌握相关知识。
一、工艺技术1. 光刻技术光刻技术是集成电路制造中常用的一种工艺技术。
它通过使用光刻胶和光罩，将设计好的电路图案转移到硅片上。
在光刻过程中，需要使用紫外线光源照射光刻胶，然后通过显影、蚀刻等步骤使电路图案得以形成。
2. 氧化技术氧化技术是制造MOS（金属氧化物半导体）器件中常用的一种工艺技术。
它主要是通过在硅片上生成一层氧化膜，用于隔离、保护和改善电路性能。
在氧化过程中，将硅片暴露在含氧气体中，并加热至一定温度，使氧气与硅片表面发生化学反应，生成氧化物。
3. 离子注入技术离子注入技术是制造P型、N型半导体等器件中常用的一种工艺技术。
它通过将离子束引入硅片，改变硅片的掺杂浓度和类型，从而改变硅片的导电性质。
离子注入过程中，需要对离子束的能量、剂量等参数进行调控，以达到所需的掺杂效果。
4. 化学镀膜技术化学镀膜技术是在集成电路制造过程中常用的一种工艺技术。
它通过将金属离子溶液直接还原在硅片表面，形成金属薄膜。
化学镀膜技术可用于金属线的填充、连接器的制造等方面，具有较高的成本效益和生产效率。
5. 清洗技术清洗技术是在集成电路制造中不可或缺的一种工艺技术。
由于集成电路制造过程中会产生许多杂质和污染物，需要进行定期的清洗以保证电路性能和可靠性。
清洗技术可采用化学溶液、超声波等方法，有效地去除硅片表面的污染物。
二、制造方法1. MOS制造方法MOS制造方法是制造MOS器件的一种常用方法。
它主要包括沉积薄膜、氧化、掩膜、离子注入、蚀刻、金属化等步骤。
其中，沉积薄膜步骤用于生成绝缘层和接触孔，氧化步骤用于形成氧化膜，掩膜步骤用于定义电路图案，离子注入步骤用于掺杂硅片，蚀刻步骤用于去除多余材料，金属化步骤用于连接电路。
集成电路中的双极性和CMOS工艺
集成电路是将多个器件及其之间的连线制作在同一个 基片上，使器件结构和分立元件有所不同，即产生寄生的 有源器件和无源器件。寄生效应对电路的性能有一定的影 响，下图是做在一个基片上的两个双极性晶体管，它们之 间会相互影响，因此各个元件之间的隔离是集成电路中必 须考虑的问题。
（3）集成电路中进行隔离的方法
N阱光刻：
涂胶 光源
腌膜对准
曝光
显影
刻蚀（等离子体刻蚀）
去胶
N阱掺杂：
P+
N-well
P掺杂（离子注入）
去除氧化膜
3、光刻2---有源区光刻
N-well
SiO2隔离岛
N-well
N+ P-Si
N+
P+
N-well
P+
淀积二氧化硅与氮化硅 光刻有源区 场区氧化 去除有源区的氮化硅与二氧化硅
E P+ n+
B
C
S
C
B
E
n+
p
n+
n
n+ P+ n+
n
p
n+
P+
P-Si
二、双极性工艺流程
典型的pn结隔离工艺是实现集成电路制造的最 原始工艺，迄今为止产生的双极型集成电路制造 工艺都是在此基础上为达到特定的目的增加适当 的工序来完成的。这里以pn结隔离的npn晶体管的 形成过程为例，介绍双极型集成电路的制造工艺。
在光刻接触孔后，若 采用金属铝作为电极引 线，则需要进行铝的淀 积。
9:第六次光刻----反刻铝
此次反刻的目的是 在不需要铝线的地方 将上步工艺中淀积的 铝刻蚀掉。
双极型集成电路器件具有速度高、驱动 能力强、模拟精度高的特点，但是随着集 成电路发展到系统级的集成，其规模越来 越大，却要求电路的功耗减少，而双极型 器件在功耗和集成度方面无法满足这些方 面的要求。CMOS电路具有功耗低、集成度 高和抗干扰能力强的特点，下面就对CMOS 进行简要讲解。
IC工艺流程简介
晶体的生长晶体切片成wafer晶圆制作功能设计à模块设计à电路设计à版图设计à制作光罩工艺流程1) 表面清洗晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。
2) 初次氧化有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力氧化技术干法氧化Si(固) + O2 àSiO2(固)湿法氧化Si(固) +2H2O àSiO2(固) + 2H2干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。
干法氧化成膜速度慢于湿法。
湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。
当SiO2膜较薄时，膜厚与时间成正比。
SiO2膜变厚时，膜厚与时间的平方根成正比。
因而，要形成较厚的SiO2膜，需要较长的氧化时间。
SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。
湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。
氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。
因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。
SiO2膜为透明，通过光干涉来估计膜的厚度。
这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。
对其他的透明薄膜，如知道其折射率，也可用公式计算出(d SiO2) / (d ox) = (n ox) / (n SiO2)。
SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。
也可用干涉膜计或椭圆仪等测出。
SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。
(100)面的Si的界面能级密度最低，约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。
(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。
双极型集成电路制造工艺
双极型集成电路（Bipolar）制造工艺双极集成电路基础有源器件：双极晶体管无源器件：电阻、电容、电感等双极IC：数字集成电路、模拟和微波集成电路特点：速度快、稳定性好、负载能力强新型双极晶体管：异质结双极晶体管多晶硅发射极双极晶体管B E C•埋层•外延层•隔离区•基区•发射区和集电区•金属化PN结隔离的NPN晶体管•钝化层•几个概念–有源区:硅片上用于制造元器件的区域–场区:没有制作元器件的区域•埋层•外延层•隔离区•基区•发射区和集电区•金属化•钝化层介质(厚氧化层)隔离的NPN晶体管如何制造双极晶体管？双极晶体管是基于平面工艺，在硅表面加工制造出来的元器件隔离方法：PN结隔离、PN结对通隔离、介质—PN结混合隔离、全介质沟槽隔离PN结隔离PN结对通隔离轻掺杂的外晶体管延层PNP晶体管(横向PNP和衬底PNP)C EN C EB B P PP P横向PNP晶体管B EP CN+N+ N-epiP-subs衬底PNP晶体管pn结隔离SBC结构工艺流程pn结隔离SBC结构工艺流程n+埋层的设计n+埋层的两个作用①减小晶体管收集区串联电阻②减弱寄生PNP管效应考虑二个要点①选固溶度大的杂质以减小埋层的电阻率②选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散外延生长的设计外延层电阻率隔离区的设计z确保p+隔离扩散穿透整个n型外延层,和p型衬底相通z隔离扩散过程中外延层的下推距离集电极深接触的设计①进一步降低集电极串联电阻②集电极欧姆接触穿透外延层和埋层相连③使用“磷穿透”工艺两个不利因素：①增加工艺的复杂性n+②加大集电极和基区之间的距离基区形成的设计考虑z为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度W小，基区的掺杂浓度N低b b太低时，在较高工作电压下，集电结和发射结z Nb空间电荷区容易相连会造成穿通现象，而且低Nb 也会加大基区电阻.小到一定限度，也要求提高基区的浓度防止基z Wb区穿通依据实际情况折衷考虑。
IC工艺的一些概括资料
第五章电子设备制造基础本章教学学时：2本章主要介绍电子设备的基本构成及电子元器件、集成电路的制造工艺、发展现状、壳体及插接件的制造技术及电子设备的组装技术，以期使读者对电子设备的制造有一个整体的了解。
本章的重点为电器元件的种类；机电元件的种类；CMOS的工艺流程；SBC工艺流程；整机组装的工艺过程及要求。
学习的难点是集成电路的工艺技术和双极集成电路制造工艺。
本章教学方式：授课与自学主要授课内容：第一节电子设备的基本构成一、电抗元件1．电阻器电阻器可分为固定电阻器（含特种电阻器）和可变电阻器(电位器)两大类。
2．电位器与可变电阻(变阻器)电位器与可变电阻从原理上说是一致的，电位器就是一种可连续调节的可变电阻器。
除特殊品种外，对外有三个引出端，靠一个活动端(也称为中心抽头或电刷)在固定电阻体上滑动，可以获得与转角或位移成—定比例的电阻值。
3．电容器电容器种类繁多，分类方式有多种，通常按绝缘介质材料分类，有时按容量是否可调分类。
其中按介质材料可分为：有机介质、复合介质，无机介质，气体介质，电解质电容器。
4．电感器电感器一般又称电感线圈，在谐振、耦合、滤波、陷波等电路应用十分普遍。
与电阻器、电容器不同的是电感线圈没有品种齐全的标准产品，特别是一些高频小电感，通常需要根据电路要求自行设计制作。
5．变压器变压器也是一种电感器。
它是利用两个电感线圈靠近时的互感现象工作的，在电路中可以起到电压变换和阻抗变换的作用，是电子产品中十分常见的元件。
二、机电元件利用机械力或电信号的作用，使电路产生接通、断开或转接等功能的元件，称为机电元件。
常见于各种电子产品中的开关，插接件等都属于机电元件。
1．开关开关是接通或断开电路的一种广义功能元件，种类繁多。
2．连接器连接器是电子产品中用于电气连接的一类机电元件，使用十分广泛。
习惯上把连接器称为插接件，有时也把连接器中一部分称为插接件。
3．继电器继电器是一种电气控制常用的机电元件，可以看作是一种由输入参量（如电、磁、光、声等物理量)控制的开关。
半导体集成电路生产工艺
半导体集成电路生产工艺一、引言半导体集成电路（Integrated Circuit，简称IC）是现代电子技术的重要基础，广泛应用于计算机、通信、消费电子等领域。
而半导体集成电路生产工艺则是制造集成电路的关键环节，决定了集成电路的性能和质量。
本文将以半导体集成电路生产工艺为主题，介绍其基本概念、制造流程和常见工艺技术。
二、基本概念半导体集成电路生产工艺是指将半导体材料（如硅）加工成集成电路的过程。
其核心目标是在半导体材料上制造出微小的电子器件，并将其互连成功能完整的电路。
半导体集成电路生产工艺主要包括晶圆制备、晶圆工艺和封装测试三个阶段。
三、制造流程1. 晶圆制备晶圆是半导体集成电路制造的基础，通常由高纯度的单晶硅制成。
晶圆制备包括切割、抛光和清洗等步骤。
切割是将单晶硅锯成薄片，抛光是将薄片的表面磨光，清洗则是去除表面的杂质和污染物。
2. 晶圆工艺晶圆工艺是将晶圆上的半导体材料进行加工和改性，形成电子器件的过程。
主要包括掺杂、沉积、光刻、蚀刻和清洗等步骤。
掺杂是向半导体材料中引入掺杂剂，改变其电学性质；沉积是在晶圆表面形成薄膜，用于制造电极、介质等结构；光刻是利用光刻胶和光掩模，将特定图形投射到晶圆上；蚀刻是将晶圆表面的材料溶解或腐蚀，形成所需的结构；清洗是去除加工过程中产生的残留物和污染物。
3. 封装测试封装是将制造好的芯片封装到塑料或陶瓷封装体中，以保护芯片并提供电气连接。
封装工艺主要包括粘接、引线焊接和封装胶固化等步骤。
测试则是对封装好的芯片进行功能和可靠性测试，以确保芯片符合设计要求。
四、常见工艺技术1. CMOS工艺CMOS（Complementary Metal-Oxide-Semiconductor）工艺是目前集成电路制造中最常用的工艺之一。
它采用p型和n型MOSFET互补工作的原理，具有低功耗、低噪声和高集成度的特点，适用于各种应用场景。
2. BJT工艺BJT（Bipolar Junction Transistor）工艺是一种双极型晶体管工艺，适用于高频和高功率应用。
BCD工艺概述范文
BCD工艺概述范文BCD（Bipolar-CMOS-DMOS）工艺是一种集成电路（IC）制造技术，结合了双极器件（Bipolar）、互补金属氧化物半导体器件（CMOS）和双极型金属氧化物半导体器件（DMOS）。
BCD工艺的优势在于能够在同一芯片上集成不同类型的器件，从而实现不同功能的集成电路。
BCD工艺的发展起源于20世纪70年代，早期用于制造汽车和工业电子领域的功率管理器件。
随着科技的进步和需求的增加，BCD工艺逐渐应用于更多的领域，如通信、计算机、消费电子等。
BCD工艺的主要特点是低功耗、高密度和高集成度，能够满足复杂的电路设计需求。
BCD工艺的核心是结合了不同类型的晶体管，以满足不同的应用要求。
双极型晶体管（BJT）是一种电流控制器件，具有高速度和高增益的特点，适用于模拟和混合信号电路。
CMOS晶体管是一种功耗极低的器件，适用于数字电路。
DMOS晶体管是一种功率器件，具有高电流密度和低导通阻抗的特点，适用于功率管理和功率放大器。
在BCD工艺中，不同类型的晶体管可以同时存在于同一芯片上，形成了多层结构。
通常，CMOS层用于数字逻辑电路，BJT和DMOS层用于模拟和功率电路。
这种多层结构的优势在于可以实现在一个芯片上集成模拟、数字和功率电路，提高了电路的集成度和性能。
BCD工艺的制造过程包括晶圆制备、前向工艺和后向工艺。
晶圆制备是将单晶硅材料切割成薄片，然后进行清洗和抛光处理，使其表面平整。
前向工艺是按照设计要求在晶圆上依次进行掺杂、沉积、光刻、刻蚀和清洗等步骤，形成器件的结构和特性。
后向工艺是对前向工艺完成的芯片进行切割、封装和测试等步骤，最终形成可用的集成电路。
BCD工艺的应用非常广泛，涵盖了多个领域。
在通信领域，BCD工艺可以用于制造高速、低功耗的数字逻辑电路和射频（RF）前端模块。
在计算机领域，BCD工艺可以用于制造高集成度的微处理器和图形处理器。
在消费电子领域，BCD工艺可以用于制造音频放大器、电源管理器件和触摸屏控制器。
IC工艺流程简介
IC工艺流程简介IC工艺流程简介 (1)工艺流程................................................................................................... 错误！未定义书签。
1) 表面清洗 (1)2) 初次氧化 (1)3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。
(2)4) 涂敷光刻胶 (4)5) 此处用干法氧化法将氮化硅去除 (7)6) 离子布植将硼离子(B+3) 透过SiO2膜注入衬底，形成P型阱 (8)7) 去除光刻胶，放高温炉中进行退火处理 (8)8)用热磷酸去除氮化硅层，掺杂磷(P+5) 离子，形成N型阱 (9)9) 退火处理，然后用HF去除SiO2层 (9)10) 干法氧化法生成一层SiO2层，然后LPCVD沉积一层氮化硅 (9)11) 利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层 (10)12) 湿法氧化，生长未有氮化硅保护的SiO2层，形成PN之间的隔离区 (10)13) 热磷酸去除氮化硅，然后用HF溶液去除栅隔离层位置的SiO2，并重新生成品质更好的SiO2薄膜, 作为栅极氧化层。
(10)14) LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成SiO2保护层。
(10)15) 表面涂敷光阻，去除P阱区的光阻，注入砷(As) 离子，形成NMOS的源漏极。
用同样的方法，在N阱区，注入B离子形成PMOS的源漏极。
(10)16) 利用PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。
(10)17) 沉积掺杂硼磷的氧化层 (10)18) 濺镀第一层金属 (10)19) 光刻技术定出VIA孔洞，沉积第二层金属，并刻蚀出连线结构。
然后，用PECVD法氧化层和氮化硅保护层。
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模拟双极IC工艺特点(2)
• pnp晶体管 横向和纵向pnp晶体管 • 电容 大容量
MOS电容0.35-0.5fF/um2
• 电阻 宽范围
扩散电阻10-100/sq 夹断电阻 5-20 k/sq 注入电阻0.5-2 k/sq
纵向pnp晶体管
P+
基区n
n+
P+ 埋层 n+埋层 P Sub
n-epi
BCONTTO
10.c
BCONTTO
BCONT
BCONTTO
10.d
BCONTTO
XBAS 10.a1,2
PBAS
10.a2
2um 18V设计规则例 Metal
• a Min. width 3.0um • e Space 2 .0um under 500um parallel line • f Space 3 .0um Over 500um parallel line
（四）先进双极工艺
• 双极型晶体管尺寸的缩小 • 氧化物隔离双极工艺 • 多晶硅发射极双极工艺
双极型晶体管尺寸的缩小
氧 化 物 隔 离 的 双 极 晶 体 管
氧化物隔离双极工艺
氧化物隔离双极工艺
氧化物隔离双极工艺
多晶硅发射极晶体管
多晶硅发射极晶体管杂质分布
多晶硅发射极双极工艺(1)
双极IC工艺流程
• 发射区光刻－磷注入－扩散 Rs=7.90.8/sq
Xj=1.0um
N-Epi N+ 埋层
P Sub
发射区版
双极IC工艺流程－制作电容
氮化硅450A
氧化硅1500A
发射区Ｎ+
Ｐ基区
电容版
双极IC工艺流程
• 接触孔光刻
N-Epi N+ 埋层
P Sub
接触孔版
双极IC工艺流程
18V 8.0 0. 5um 1.70.2cm 36V 13.5 0.8um 4.3 0.43 cm
N-Epi N+ 埋层
P Sub
外延层参数选择
• 外延电阻率应主要满足BVbco的要求， 可查BV~Nd曲线 • 外延厚度 >Xjbc+Wbc +Wbn
基区 Epi Xjbc Wbc
埋层
基区和非本征基区
• 基区（本征基区），外基区（非本征基区， 浓基区） • 非本征基区作用 减小基区串联电阻（提高功率增益） 减小噪声
隔离（XBAS)版
双极IC工艺流程
• 基区（隔离）推进
Rs=2238/sq Xj=1.5um
N-Epi N+隔离
• 单向隔离和对通隔离 • 对通隔离优点 减少隔离时间（尤其在外延层厚时） 减少横向扩散，从而可减少隔离区宽度 • 上隔离和XBAS可合用一块版
P (111) Sub 10-20-cm
双极IC工艺流程
• N+埋层扩散
1225º 60’N2+60’O2 C 12+/-3/sq
4.2um
N+ 埋层
P 衬底
N+埋层版
双极IC工艺流程
• P埋层光刻和B+离子注入
50kev 4E14cm-2
N+ P Sub
P埋层版
双极IC工艺流程
• 外延
P+
（五）工艺和器件模拟在工 艺设计中的应用
双极工艺模拟(SUPREM3)
• TITLE: • • • • • • • • • • • • • Bipolar Device(SB20A): Active Region. # Initialize the silicon substrate. Initialize <111> Silicon Boron Resistivity=15 Thick=10. \ dX=.02 xdX=.05 Spaces=200 # Grow initial oxidation=7500A Diffusion Temperature=1100 Time=70 WetO2 # Etch the oxide over the buried layer regions. Etch Oxide # Grow implanted oxide (175A) for BN layer oxidation Diffusion Temperature=875 Time=20 DryO2 # Implant and drive-in the antimony buried layer Implant Antimony Dose=4.8e15 Energy=75 Diffusion Temperature=1225 Time=360 N2 Diffusion Temperature=1225 Time=120 DryO2
2um 18V spec
Item R BN()
R-Epi () R-DN () R-PBAS () R-XBAS () R-IR () R-NEMT()
Min 105
7.35k 15 1.9k 210 18.4k 60
Typ 150
10.5k 25 2.15k 300 23.0k 80
N-Epi N+ 埋层
P Sub
双极IC工艺流程
• 基区(PBAS)光刻和B+注入 • B+注入
80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
基区版
双极IC工艺流程
• 外基区(XBAS)（隔离）光刻 • B+注入
光刻胶 80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
2um 18V spec
Parameter Symbol NPN Hfe trans Bvceo LPNP Hfe trans Bvceo Iso BV Bviso Field Vth Vth Capacit. CAP Implant R IR Min 80 18 100 18 20 18 8.5 18.4k Typ 140 35 250 40 35 25 10.6 23k Max 250 400 36 12.7 27.6k Unit V V V V Pf Ω
ISO
4.d DN
BN
ISO Island
2um 18V设计规则例 N+ Emitter
• a 1 Min. width 4.0 um • i PBAS extension NEMT • j Space NEMT 3.0 um
BN 8.j XBAS SN 8.a 8.e 8.b 7.a SN PBAS 8.f 8.g 8.h 8.i IR 8.i PBAS
Brief Process flow & Mask
Sequence
• 23 Capacitor oxidation
• • • • • • • • • • • 24 25 26 27 28 29 30 31 33 33 34 Si3N4 deposition Contact photo/etch Metal1 deposition Metal1 photo/etch Oxide deposition Via photo/etch Metal2 deposition Metal2 photo/etch USG/SiN Deposition Pad photo/etch Alloy
Wbn
外延层的质量评价
• • • • 外延电阻率 外延厚度畸 埋层图形偏移，畸变及对策 缺陷（特别在有埋层图形处）
双极IC工艺流程
• 外延后氧化－DN光刻－ • 磷予淀积(5.40.5/sq)－磷扩散
N-Epi N+ 埋层
P Sub
DN版
双极IC工艺流程
• 去除全部氧化层，重新生长PAD氧化层
Max 195
13.5k 35 2.4k 390 27.6k 100
Size(um2) 20x200
20x200 20x200 20x200 20x200 20x200 20x200
设计规则－设计与工艺制作的接口
目的：使芯片尺寸在尽可能小的前提下， 避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，以提高电路的成品 率 内容：根据实际工艺水平(包括光刻特性、 刻蚀能力、对准容差等) ，给出的一组 同一工艺层及不同工艺层之间几何尺寸 的限制，主要包括线宽、间距、覆盖、 露头、面积等规则，分别给出它们的最 小值，
制版信息
• • • • • • • 光刻机类型和光刻版大小 制版工具（图形发生器，电子束制版） 版材料（石英，低膨胀玻璃） 制版精度 芯片和划片槽尺寸 套准和CD标记 PCM图形插入方案
制版信息－Process Bias
Mask Name Process Bias Digit. Scribe
1
2
2um 18V设计规则例 BP
• a min width 4um • b clearance to BN 8um
ISO Isla nd
2.a BP
2.b
2.c
BN
Du mm y isla nd
ISO Island Isla nd
2um 18V设计规则例 Deep N+
• a Min. Width 4.0um • c BN extension DN 1.0um • d Clearance to BP 9.0um
双极型集成电路 工艺技术
双极集成电路工艺技术
• • • • • 集成电路中的晶体管和无源器件 工艺和设计的界面－设计手册 PN隔离双极工艺流程 先进双极工艺 工艺和器件模拟在工艺设计中的应 用
（一）集成电路中的晶体管
和无源器件
• • • • • NPN晶体管结构 外延和隔离 埋层和深集电极 PNP晶体管 集成电阻和电容