整理计算机组成原理 课后答案 第三章系统总线
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
计算机组成原理课后作业解答
补充作业:
1.一个1K×4位的DRAM芯片,若其内部结构排列成64×64形 式,且存取周期为0.1µs. (1)若采用分散刷新和集中刷新相结合的方式,刷新信号周期 应该取多少? (2)若采用集中刷新,则对存储器芯片刷新一遍需多少时间? 死亡时间率是多少? 解:(1)采用分散刷新和集中刷新相结合的方式,对排列成 64×64形式的DRAM芯片,需在2ms内将64行各刷新一遍, 故刷新信号的时间间隔为2ms/64=31.25µs,故取刷新周期 31µs (2)采用集中刷新对排列成64×64形式的DRAM芯片,需在 2ms内集中64个存取周期刷新64行。因为存取周期为 0.1µs，故对存储器芯片刷新一遍需64× 0.1µs=6.4µs, 死亡时间率=(64/20000) ×100%=0.32%。
举例
最大正数
16位浮点数(设 m = 4，n = 10)
尾数规格化后的浮点数表示范围
2+1111 × 0.1111111111
10 个 1
= 215×( 1–2–10 )
最小正数
2-1111 × 0.1000000000
9个0
= 2–15×2–1 = 2–16
最大负数 最小负数
2-1111 ×(– 0.1000000000) = –2–15×2–1 = –2–16
例3. 写出对应±0的各种机器数(机 器字长8位)
• • • • • • • • • 小数 [+0]原=0.0000000 [+0]补=0.0000000 [+0]反=0.0000000 整数 [+0]原=0,0000000 [+0]补=0,0000000 [+0]反=0,0000000 [+0]移=1,0000000
《计算机组成原理》第三章课后题参考答案
第三章课后习题参考答案1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。
如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）组成64K×32位存储器需存储芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；所以采用分散式刷新方式：设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为tMAXt MAX＝15.5×2－0.5＝30.5 (μS)对全部存储单元刷新一遍所需时间为tRt R＝0.5×128=64 (μS)4．有一个1024K×32位的存储器，由128K×8位DRAM芯片构成。
(完整版)计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理 课后答案 第三章系统总线
第3章系统总线1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？P41答：总线是连接多个部件共享的信息传输线，是各部件共享的传输介质。
总线传输的特点是：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。
2.总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用,是单向的，还是双向的，他们与机器字长、存储字长、存储单元有何关系？答：总线的分类：（1）按数据传送方式分：并行传输总线和串行传输总线；（2）按总线的使用范围分：计算机总线、测控总线、网络通信总线等；（3）按连接部件分：片内总线、系统总线和通信总线。
系统总线是指CPU、主存、I/O设备（通过I/O接口）各大部件之间的信息传输线。
按系统总线传输信息不同，可分为3类：数据总线、地址总线和控制总线。
（1）数据总线：数据总线是用来传输个功能部件之间的数据信息，它是双向传输总线，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
（2）地址总线：地址总线主要是用来指出数据总线上的源数据或目的数据在主存单元的地址或I/O设备的地址，地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口的地址，由CPU输出，是单向的，地址线的位数与存储单元的个数有关，如地址线有20根，则对应的存储单元个数为220。
（3）控制总线：控制总线是用来发出各种控制信号的传输线，其传输是单向的。
3.常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明。
答：总线结构通常有单总线结构和多总线结构。
（1）单总线结构是将CPU、主存、I/O设备都挂在一组总线上，允许I/O 设备之间、I/O设备与CPU之间或I/O设备与主存之间直接交换信息。
这种4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。
计算机组成原理课后答案(唐朔飞第二版)2
计算机组成原理课后答案（唐朔飞第二版）2第一章计算机系统概论1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。
5.冯诺依曼计算机的特点是什么？解：冯诺依曼计算机的特点是：P8计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯诺依曼机）。
7.解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。
解：P9-10主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。
CPU：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和控制器不在同一芯片上，现在的CPU内除含有运算器和控制器外还集成了CACHE）。
主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。
存储单元：可存放一个机器字并具有特定存储地址的存储单位。
存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。
存储字：一个存储单元所存二进制代码的逻辑单位。
存储字长：一个存储单元所存二进制代码的位数。
存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。
机器字长：指CPU一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。
指令字长：一条指令的二进制代码位数。
8.解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、某、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的回答应分英文全称、中文名、功能三部分。
计算机组成原理答案高教版3PPT课件
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3.15 在一个32位的总线系统中，总线的时钟频率为 66MHz，假设总线最短传输周期为4个时钟周期，试 求总线的最大数据传输率。若想提高数据传输率，可 采取什么措施？
解：
• 最大数据传输率为：（66MHz/4）×（32/8） =66MBps
• 若想提高数据传输率，可以提高总线时钟频率、 增大总线宽度或者减少总线传输周期包含的时 钟周期个数。
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3.16 在异步串行传输系统中，若字符格式为：1位 起始位，8位数据位，1位校验位，2位终止位，假 设要求每秒传送120个字符，求这时的波特率和比 特率。
解：根据题目给出的字符格式，有效数据位为8位， 而传送一个字符需1+8+1+2=12位， 故波特率为：120×12 =1440bps 比特率为：1440×（8/12）=960bps
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6. 试比较同步通信和异步通信。 解：
• 同步通信——由统一时钟控制的通信，控制方式简单 ，灵活性差，当系统中各部件工作速度差异较大时， 总线工作效率明显下降。适合于速度差别不大的场合 ；
• 异步通信——不由统一时钟控制的通信，部件间采用 应答方式进行联系，控制方式较同步复杂，灵活性高 ，当系统中各部件工作速度差异较大时，有利于提高 总线工作效率
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5. 解释下列概念：总线宽度、总线带宽、总线复用、总线的主设 备（或主模块）、总线的从设备（或从模块）、总线的传输周期 和总线的通信控制。
解： 总线宽度——总线一次能够同时传输的二进制数据位数；
总线带宽——总线每秒钟能够传送的二进制位数（或字节数）；
计算机组成原理——第三章系统总线
计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。
2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。
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20 年 月 日A4打印 / 可编辑计算机组成原理课后答案第三章系统总线目录I 考查目标 (3)II 考试形式和试卷结构 (3)III 考查内容 (3)IV. 题型示例及参考答案 (8)全国硕士研究生入学统一考试计算机组成原理与数据结构考试大纲I 考查目标《计算机组成原理与数据结构》是我校为全国硕士研究生入学统一考试设置的具有选拔性质的考试科目。
其目的是科学、公平、有效地测试考生是否具备攻读相关硕士专业所必须的基本素质、一般能力和培养潜能,以利于选拔具有发展潜力的优秀人才入学，为国家培养具有较强分析与解决实际问题能力的高层次、应用型、复合型的人才。
要求考生比较系统地掌握数据结构和计算机组成原理这两门专业基础课程的基本概念、基本原理和基本方法，能够运用所学的基本原理和基本方法分析、判断和解决有关理论问题和实际问题。
II 考试形式和试卷结构1.试卷满分及考试时间试卷满分为150分，考试时间180分钟。
2.答题方式答题方式为闭卷、笔试。
3.试卷内容结构数据结构75分计算机组成原理75分4.试卷题型结构数据结构:单项选择题10分(每小题1分,共10题)综合应用题65分(题数不固定)计算机组成原理:单项选择题10分(每小题1分,共10题)综合应用题65分(题数不固定)III 考查内容【数据结构】1.考查目标：1. 理解数据结构的基本概念;掌握数据的逻辑结构、存储结构及其差异,以及各种基本操作的实现。
2. 掌握基本的数据处理原理和方法的基础上,能够对算法进行设计与分析。
3. 能够选择合适的数据结构和方法进行问题求解;具备采用类C语言或C语言或C++语言设计与实现算法的能力。
2.考查内容：1绪论1.1数据结构的基本概念和术语1.2算法的定义、性能标准和复杂度2线性表2.1线性表的定义2.2线性表的顺序表示和实现2.3线性表的链表表示和实现2.4线性表的应用3栈和队列3.1栈和队列的基本概念3.2栈和队列的顺序存储结构3.3栈和队列的链式存储结构3.4栈和队列的应用4数组和广义表4.1数组的定义和顺序存储结构4.2特殊矩阵和稀疏矩阵的压缩存储4.3广义表的定义和存储结构5.树和二叉树5. 1树的概念5. 2二叉树的定义、性质和基本操作5. 3二叉树的顺序存储结构和链式存储结构5. 4遍历二叉树5. 5线索二叉树5. 6哈夫曼(Huffman)树和哈夫曼编码5. 7树的存储结构,树、森林和二叉树的转换,树和森林的遍历5. 8等价类及其表示6图6. 1图的定义、术语和基本操作6. 2图的存储结构(邻接矩阵、邻接表)6. 3图的深度优先遍历、广度优先遍历和连通分量6. 4图的基本应用及其复杂度分析(最小生成树、最短路径、拓扑排序和关键路径)7查找7. 1查找的基本概念7. 2顺序查找法、折半查找法和索引顺序表上的查找7. 3二叉排序树的定义,二叉排序树上的查找、插入和删除,二叉排序树查找的性能分析7. 4平衡二叉树的定义,平衡旋转,平衡二叉树的插入和删除7. 5哈希(Hash)表的基本概念、构造和查找分析8内部排序8. 1排序的基本概念8. 2交换排序(冒泡排序,快速排序)8. 3插入排序(直接插入排序,折半插入排序,希尔排序)8. 4选择排序(直接选择排序,锦标赛排序,堆排序)8. 5两路归并排序8. 6基数排序8. 7各种内部排序算法的比较和应用【计算机组成原理】3.考查目标：1.理解单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完整的计算机系统的整机概念。
2.理解计算机系统层次化结构概念，熟悉硬件与软件之间的界面，掌握指令集体系结构的基本知识和基本实现方法。
3.能够运用计算机组成的基本原理和基本方法，对有关计算机硬件系统中的理论和实际问题进行计算、分析，并能对一些基本部件进行简单设计。
4.考查内容：一、计算机系统概述(一)计算机发展历程(二)计算机系统层次结构1.计算机硬件的基本组成2.计算机软件的分类3.计算机的工作过程(三)计算机性能指标CPU时钟周期、主频、CPI；MIPS、MFLOPS；指令执行时间。
二、数据的表示和运算(一)数制与编码1.进位计数制及其相互转换2.真值和机器数3.BCD码4.字符与字符串5.校验码(二)定点数的表示和运算1.定点数的表示无符号数的表示；有符号数的表示。
2.定点数的运算定点数的移位运算；定点数的加/减运算；定点数的乘/除运算；溢出概念和判别方法。
(三)浮点数的表示和运算1.浮点数的表示浮点数的表示，浮点数的规格化，IEEE-754标准2.浮点数的加/减运算(四)算术逻辑单元ALU1.并行加法器2.算术逻辑单元ALU的组成和结构三、存储器层次结构(一)存储器的分类(二)存储器的层次化结构(三)半导体随机存取存储器1.SRAM存储器的工作原理2.DRAM存储器的工作原理3.只读存储器(四)主存储器与CPU的连接(五)双口RAM和多模块存储器(六)高速缓冲存储器(Cache)1.Cache的基本工作原理2.Cache和主存之间的映射方式3.Cache中主存块的替换算法4.Cache写策略(七)虚拟存储器1.虚拟存储器的基本概念2.页式虚拟存储器3.段式虚拟存储器4.段页式虚拟存储器5.快表四、指令系统(一)指令格式1.指令的基本格式2.定长操作码指令格式3.扩展操作码指令格式(二)指令的寻址方式1.有效地址的概念2.常见寻址方式(三)CISC和RISC的基本概念五、中央处理器(CPU)(一)CPU的功能和基本结构(二)指令执行过程(三)数据通路的功能和基本结构(四)控制器的功能和工作原理1.硬布线控制器2.微程序控制器微程序、微指令和微命令；微指令的编码方式；微地址的形成方式。
(五)指令流水线1.指令流水线的基本概念2.指令流水线的相关与冲突六、总线(一)总线概述1.总线的基本概念2.总线的分类3.总线的组成及性能指标(二)总线仲裁1.集中仲裁方式2.分布仲裁方式(三)总线操作和定时1.同步定时方式2.异步定时方式(四)总线标准七、输入输出(I/O)系统(一)I/O系统基本概念(二)外部设备1.输入设备：键盘、鼠标2.输出设备：显示器、打印机3.外存储器：硬盘存储器、磁盘阵列、光盘存储器(三)I/O接口(I/O控制器)1.I/O接口的功能和基本结构2.I/O端口及其编址3.I/O地址空间及其编码(四)I/O方式1.程序查询方式2.程序中断方式中断的基本概念；中断响应过程；中断处理过程；多重中断和中断屏蔽的概念。
3.DMA方式DMA控制器的组成；DMA传送过程。
4.通道方式IV. 题型示例及参考答案【数据结构部分】一、单项选择题(每小题1分,共10分)1.设有数组A[i,j],数组的每个元素长度为3字节,i的值为1 到8,j的值为1 到10,数组从内存首地址SA开始顺序存放,当以列为主存放时,元素A[5,8]的存储首地址为( )。
(A) SA+180 (B) SA+141 (C) SA+222 (D) SA+2252.在双向链表指针p的结点前插入一个指针q的结点操作是( )。
(A) p->next=q;q->prior=p;p->next->prior=q;q->next=q;(B) q->prior=p;q->next=p->next;p->next->prior=q;p->next=q;(C) p->next=q;p->next->prior=q;q->prior=p;q->next=p->next;(D) q->next=p->next;q->prior=q;p->next=q;p->next=q;3.一棵二叉树高度为h,所有结点的度或为0,或为2,则这棵二叉树最少有( )结点。
(A) 2h (B) 2h+1 (C) 2h-1 (D) h+14.当在一个有序的顺序存储表上查找一个数据时,既可用折半查找,也可用顺序查找,但前者比后者的查找速度( )。
(A) 取决于表递增还是递减(B) 必定快(C) 不一定(D) 在大部分情况下要快5.将两个长度为n 的递增有序表归并成一个长度为2n 的递增有序表,最少需要进行( )次关键字的比较。
(A) 1 (B) n-1 (C) n (D) 2n6.下面说法错误的是( )。
(A) 算法原地工作的含义是指不需要任何额外的辅助空间(B) 在相同的规模n下,复杂度O(n)的算法在时间上总是优于复杂度O(2n)的算法(C) 所谓时间复杂度是指最坏情况下,估算算法执行时间的一个上界(D) 同一个算法,实现语言的级别越高,执行效率就越低7.以下错误的是( )1.静态链表既有顺序存储的优点,又有动态链表的优点。
所以,它存取表中第i个元素的时间与i无关。
2.静态链表中能容纳的元素个数的最大数在表定义时就确定了,以后不能增加。
3.静态链表与动态链表在元素的插入、删除上类似,不需做元素的移动。
(A) (i),(ii) (B) (i) (C) (i),(ii),(iii) (D) (ii)4.已知广义表LS＝((a,b,c),(d,e,f)),运用head和tail函数取出LS中原子e的运算是( )。
(A) head(tail(head(tail(LS))) (B) tail(head(LS))(C) head(tail(LS)) (D) head(tail(tail(head(LS))))5.对于顺序存储的线性表,访问结点和增加结点的时间复杂度为( )。
(A)O(n) O(n) (B) O(n) O(1) (C) O(1) O(n) (D) O(1) O(1)6.若栈采用顺序存储方式存储,现两个栈共享空间V[1..m],top[j]表示第j个栈(j=1,2)栈顶指针,栈1的底设在V[1],栈2的底设在V[m],则栈满的条件是( )。
(A) top[2] – top[1] == m (B) top[2] – top[1] == 1(C) top[2] – top[1] == 0 (D) top[2] + top[1] == m二、综合应用题(共65分)1.(15分)假设一棵二叉树的中序序列为GLDHBEIACJFK,后序序列为LGHDIEBJKFCA。
要求:1.画出该二叉树所对应的森林。
2.画出该二叉树的中序全线索二叉树。
3.画出该二叉树所对应的森林中第一棵树的带双亲域的孩子链表。
4.(15分)设G=(V,E)为有向网,其中V(G)={V1,V2,V3,V4,V5,V6}。
现用三元组<x,y,z>表示弧<x,y>以及弧上的权值z,则E(G)为E(G)={ < V6,V5,100>,< V6,V4,30>,< V4,V5,60>, < V4,V3,20>,< V3,V5,15>,< V2,V6,10>, < V2,V3,50>, < V1,V2,5>}。