4线-2线优先编码器
4常用组合逻辑电路
RBI =0且A3 ～ A0=0时,使Ya ～ Yg=0,全灭. RBO :RBI=0,A3～A0=0时,RBO=0;否则RBO=1
多个译码器的连接
三,数据分配器
数据分配器是将一个输入数据根据需要送到多个 不同的输出通道上.
Y0 Y1 Y2n-1
数据输入
n位通道选择信号
数据输入 例: 地址 输入
00 X
&
01
& 1
B 11 10
X
B
Y3
A
1
X
01 11 X
X X
X
+UCX X
X X
Y2 10 Y X Y1 0
2,二 — 十进制编码器 将十个状态(对应于十进制的十个代码)编 制成BCD码. 十个输入 输入:Y0 Y9 输出:ABCD 列出状态表如下: 四位
2,二 — 十进制编码器
8421BCD编码表 输出 十进制数 ABCD 0 ( y0 ) 0000 1 ( y1 ) 0001 2 ( y2 ) 0010 3 ( y3 ) 0011 4 ( y4 ) 0100 5 ( y5 ) 0101 6 ( y6 ) 0110 7 ( y7 ) 0111 8 ( y8 ) 1000 9 ( y9 ) 1001 输入
&
Y2 = B A
1
Y3 = BA
EI=0 — 译码器工作
EI
EI=1—译码器被封锁
4线2线译码器
4线2线译码器4线2线优先编码器和十进制加减可逆计数器设计1设计目标A ：掌握可编程逻辑器件的应用开发技术一一 设计输入、编译、仿真和器件编程；熟悉一种EDA 软件使用与实验系统介 绍； 掌握Verilog HDL 设计方法；设计一个4线2线优先编码器，其功能如下表所示:专业：自动化学号：XXXXXXXX学生：XXXX功能要求：①满足以上功能表②在实验板的发光二级管或编译显示电路，显示结果B：用verilog HDL语言设计一个模为10的可逆计数器，能自动实现加减可逆计数，也能手动实现加/减计数用实验板上的译码显示电路, 显示结果2实验装置586计算机，MAX+plus II 10・2软件，专用编程电缆，EDA Pro2K数字实验装置等。
3设计步骤和要求①在MAX+plus II 10.2软件中，输入设计的原理图。
②对电路进行仿真分析;③选择器件，分配引脚，重新对设计项目进行编译和逻辑综合;④对EDA Pro2K数字实验装置中的FPGA器件进行在系统编程，并实际测试电路的逻辑功能;4具体步骤4.1 建立Quartus工程；1 •打开Quartus II工作环境2.点击菜单项F订e->New Project Wizard帮助新建工程3.输入工程工作路径、工程文件名以及顶层实体名4.添加设计文件5.选择设计所用器件6.设置EDA工具7.查看新建工程总结在完成新建后，Quartus II界面中Project Navigator 的Hierarchy 标签栏中会出现用户正在设计的工程名以及所选用的器件型号4.2使用Verilog HDL 完成设计输入module p_encoder(In,out_coding); input [3:0] In;output [1:0] out_coding; wire [3:0] In; reg [1:0] out_coding; always @(In) begin casez(In)4'bl???:out_coding = 2bll; 4 * bO 1 ? ?: ou t_coding = 2'blO; 4 * bOO 1 ?: ou t_coding = 2'b01; 4 * bOOO 1: ou t_coding = 2'b00; default: ou t_coding = 2'b00; endcase end endmoduleA ：4线2线代码B ：十进制加减可逆计数器代码: 1)顶层模块module cntlO_top(clk,crl 9s,t 9out); input crl ，s ，t; input elk; output [7:0] out; wire cp; wire [3:0] Q; wire [7:0] out;freqDiv U0(clk 9cp); clock rate cntlO Ul(crl,s,t,cp,Q); SEG7_LUT U2(out ，Q); the resultEndmodule2) 十进制可逆计数模块module cntlO (nclgt ，dk,Q); input clk ，nclgt; output [3:0] Q;//to change the //to outputreg [3:0] Q；reg flag;initialbeginflag=l;endalways @ (posedge elk or negedge nclr) beginif (!nclr)Q <= 4'b0000; //clearelsecasez({s,t})2'b00: if (Q==9)beginQ <= 4f bl000;flag <= 0;endelse if(Q==0)beginQ<= 4'b0001;flag <= 1; endelse if(flag==l) Q<= Q+ l；elseQ <= Q -1;2f b01: if (Q==9)Q <= 4f b0000;elseQ <= Q + 1；2'bl?: if (Q==0)Q<= 4f bl001;elseQ <= Q -1;endcaseendendmodule3）分频模块module freqDiv(in_50MHz,out_lHz); input in_50MHz;output out_lHz;reg out_lHz;reg [25:0]cnt;always @ (posedge in_50MHz) beginent <= ent + l'Bl;if(cnt v 26f d2*******)out_lHz <=0;elsebeginif(cnt >= 26^50000000) cut<= 26'bO;else out_lHz <=1;endendendmodule4）显示模块module SEG7_LUT(oSEG 19iDIG);input [3:0]iDIG;output [7:0] oSEGl; reg [7:0]oSEG; wire [7:0] oSEGl;always @(iDIG)begincase(iDIG)4'hO: oSEG = 8^00111111;4'hl: oSEG = 8^00000110;4'h2: oSEG = 8 b01011011;4'h3: oSEG = 8^01001111;4'h4: oSEG = 8^01100110;4'h5: oSEG = 8 b0110U01;4'h6: oSEG = 8 b01111101;4'h7: oSEG = 8^00000111;4'h8: oSEG = 8^01111111;4'h9: oSEG = 8^01101111;4'ha: oSEG = 8^01110111;4'hb: oSEG = 8 b01111100;4'hc: oSEG = 8^00111001;4'hd: oSEG = 8^01011110;4'he: oSEG = 8f b01111001;4f hf: oSEG = 8^01110001;endcaseendassign oSEGl=〜oSEG;endmodule4.3电路编译4.4电路仿真选择仿真参数保存波形文件Q_DEC0DE_3& vwf点击菜单项Processing->Generate Functional Simulation Netlist,产生功能仿真网表点击菜单项Processing->Start Simulation启动功能仿真仿真波形如下：E（2）42CLR二0时，清零：» d oLrLrLrLrLrLrLrLrLrLruTrLnj^LrLrLrLrLrLTLrLrLrL crlCLR=1, S=0, T=0,自动计数(0-9, 9-0,……)：下载程序：在Programmer 界面 中， 将.sof 文件列表中 Program/Configure 属性勾上再点击Start 按钮，开始下载程序。
合工大第3章 组合逻辑电路 (1)
解：1）由题意进行逻辑抽象。
令特快为A、直快为B，慢车为C ；并以YA 代表允许特快进 出站，YB代表允许直快进出站，YC代表允许慢车进出站。
经过逻辑抽象，可列真值表： 2）写出逻辑表达式。 A B C 0 0 0 1 0 YA YB YC 0 0 0
YA A， YB AB， YC ABC
3）根据题意，变换成与非形式
YA A， YB AB， YC ABC
0
× × 1 0 0 1 × 0 1 0 0 1 0 0 1
设计例1
YA A， YB AB， YC ABC
4）画出逻辑电路图。
A
YA A 1 & 1
AB
YB
ABC YC
B
1
&
1
C
设计例 2
例2 设计一个表决电路，该电路输入为A、B、C，输出是Y。 当输入有两个或两个以上为1时，输出为1，其他情况输出 为0。用与非门设计该表决电路。 解：
3.3.1 编码器 (Encoder)的概念与分类
一、 4 线─2线普通编码器
（1） 逻辑图
& I0 1 ≥1 Y1 I1 1 &
输
输
I0 I1
Y1 Y0
I2
1
&
I2
≥1 Y0
入
I3 1 &
出
I3
（2）普通4 线─2线编码器逻辑框图 （3）逻辑功能表
I0 I1 I2 I3 Y0 Y1
4 输 入
二 进 制 码 输 出
Y0 Y1 Y2
YEX
Ys
15
⑴管脚定义
I 0 ～I 7 ：输入，低电平有效。优先级别依次为 I 7 ～I 0
数字逻辑电路与系统设计[蒋立平主编][习题解答]
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第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。
（1）（11011）2 （2）（10010111）2（3）（1101101）2 （4）（11111111）2（5）（0.1001）2（6）（0.0111）2（7）（11.001）2（8）（101011.11001）2题1.1 解：（1）（11011）2 =（27）10 （2）（10010111）2 =（151）10（3）（1101101）2 =（109）10 （4）（11111111）2 =（255）10（5）（0.1001）2 =（0.5625）10（6）（0.0111）2 =（0.4375）10（7）（11.001）2=（3.125）10（8）（101011.11001）2 =（43.78125）10 1.3 将下列二进制数转换为等值的十六进制数和八进制数。
（1）（1010111）2 （2）（110111011）2（3）（10110.011010）2 （4）（101100.110011）2题1.3 解：（1）（1010111）2 =（57）16 =（127）8（2）（110011010）2 =（19A）16 =（632）8（3）（10110.111010）2 =（16.E8）16 =（26.72）8（4）（101100.01100001）2 =（2C.61）16 =（54.302）81.5 将下列十进制数表示为8421BCD码。
（1）（43）10 （2）（95.12）10（3）（67.58）10 （4）（932.1）10题1.5 解：（1）（43）10 =（01000011）8421BCD（2）（95.12）10 =（10010101.00010010）8421BCD（3）（67.58）10 =（01100111.01011000）8421BCD（4）（932.1）10 =（100100110010.0001）8421BCD1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
淮阴工学院电工电子技术下习题数电部分
一、进制转换1、十进制数(53.25)10转换为二进制数的结果为 (110101.01)22、十六进制(3B.6E)16转换为十进制数的结果为 (59.4)103、十进制数(53.25)10转换为十六进制的结果为4、十进制数(27.35)10转换为二进制数的结果为 (11011.01011)25、十进制数(27.35)10转换为八进制数的结果为6、十进制数(27.35)10转换为十六进制数的结果为7、二进制数(101010)2转换为十进制数的结果为8、十进制数(125)10转换为十六进制数的结果为 二、基本门电路1、如图所示，为使F=A ，则B 应为何值（ ）。
A ．0B ．不确定C ．不存在D ．1＆A BF2、如图所示，为使F=1 ，则B 应为何值（ ）。
A ．0B ．不确定C ．不存在D ．1＆ABF3、如图所示，为使F=A ，则B 应为何值（ ）。
A ．0B ．不确定C ．不存在D ．1A BF≥14、如图所示，为使F=1 ，则B 应为何值（ ）。
A ．0B ．不确定C ．不存在D ．1A BF≥15、如图所示逻辑电路的逻辑式为（ ）。
A ．F =()A B C +B ．F =ABC + C ．F =AB +CD ．F =A B +C D＆A B CF≥16、如图所示逻辑电路的逻辑式为（ ）。
A ．F =()A B C +B ．F =ABC + C ．F =AB +CD ．F =A B +C D＆A BF≥17、如图所示逻辑电路的逻辑式为（ ）。
A ．F =()A B C +B ．F =ABC + C ．F =AB +CD ．F =A B +C DC ＆A BF＆≥18、如图所示逻辑电路的逻辑式为（ ）。
A ．A B ．F =A C ．0 D ．1＆AF≥1三、逻辑代数1、将逻辑函数Y=BC+AB 化为与非形式为（ ）A.________AB BC + B. ____________________AB BC C. ________AB BC D. ____________________AB BC + 2、将逻辑函数Y=AB+A C 化为与非形式为（ ）A.________AB AC + B. ________________AB C A C. ________AB AC D. ________AB AC +1、代数法或卡诺图法化简表达式2、代数法或卡诺图法化简表达式D C B A ABC Y ++++= 代数法或卡诺图法化简表达式B A B A AB Y ++= 代数法或卡诺图法化简表达式Y ABC AB ABC =++ 代数法或卡诺图法化简表达式Y AB ABC ABC =++ 代数法或卡诺图法化简表达式Y AB AB AB =++Y AB AC BC =++代数法或卡诺图法化简表达式Y AB A C BC=++代数法或卡诺图法化简表达式Y AB A C BD=++四、组合逻辑电路的分析和设计1、旅客列车分特快、普快和普慢，并依此为优先通行顺序。
电子电工类--组合逻辑电路试题及答案
电子电工类--组合逻辑电路试题及答案一、单选题1.逻辑表达式 Y=AB+BC+AC，可以实现的功能是A、三人表决器B、二人表决器C、抢答器D、抢答器E、奇偶数校验【正确答案】：A2.在二进制译码器中若输入有4个代码，则输出有A、2个B、4个C、8个D、16个【正确答案】：D3.从若干输入数据中选择一路作为输出的电路叫A、数据分配器B、编码器C、数据选择器D、译码器【正确答案】：C4.二进制译码器是指A、将二进制代码转换成2的N次方个控制信息中特定的一个B、将某个特定的控制信息转换成二进制数C、将二进制代码转换成0～9个数字D、具有以上三种功能【正确答案】：A5.在登录你的电子信箱的过程中，要有两个条件，一个是用户名，一个是与用户名对应的密码，要完成这个事件( )，它们体现的逻辑关系为A、与”关系B、“或”关系C、“非”关系D、不存在逻辑关系【正确答案】：A6.电路中不包含记忆单元也不含有反馈支路是( )的特点。
A、组合逻辑电路B、时序逻辑电路C、触发器D、施密特触发器【正确答案】：A7.n位二进制编码器有2n个输入，有( )个输出。
A、2nB、C、nD、n-1【正确答案】：C8.用文字、符号或者数码表示特定对象的过程，叫做A、译码B、输入C、输出D、编码【正确答案】：D9.中等职业学校规定机电专业的学生，至少取得钳工( )、车工( )、电工( )中级技能证书的任意两种，才允许毕业( )。
下列ABC取值中不能毕业的是A、110B、001C、101D、011【正确答案】：B10.下列电路中属于组合逻辑电路的有A、全加器B、JK触发器C、寄存器D、计数器【正确答案】：A11.2—4线译码器有A、2条输入线，4条输出线B、4条输入线，2条输出线C、4条输入线，8条输出线D、8条输入线，2条输出线【正确答案】：A12.一组交通信号灯有红灯( )、黄灯( )和绿灯( )三盏，在任意一个时刻有且只能有一盏灯被点亮，否则就是出现了故障，现设计一个故障监测电路，下面各选项是某时刻所亮的灯，则不需要故障报警的是A、RB、YGC、RGD、RYG【正确答案】：A13.二-十进制编码器是指A、将二进制代码转换成0～9个数字B、将0～9个数字转换成二进制代码的电路C、二进制和十进制电路D、十进制电路【正确答案】：B。
数电选择题(无答案版)
2
16.逻辑函数 F(ABCD) = ∑(0, 2, 5, 7, 8)， 约束条件为 AB + AC = 0 ，其最简与或非式为
A.
B.
C.
D.
17. 能使下图输出 Y = 1 时的 A，B 取值有（ ）
A.1 种
B.2 种
30.半加器的逻辑功能是（A）
A.两个同位的二进制数相加 B.两个二进制数相加
C.两个同位的二进制数及来自低位的进位三者相加 D.两个二进制数的和的一半
31.全加器的逻辑功能是（ ）
A.两个同位的二进制数相加 B.两个二进制数相加
C.两个同位的二进制数及来自低位的进位三者相加 D.不带进位的两个二进制数相加
)。
A. 全为0状态 B.全为1状态 C.为0为1状态都有 D.以上均不对
19.集成 4 位数值比较器 74LS85 级联输入 IA＜B、IA=B、IA＞B 分别接 001，当输入二个相等的 4 位数据时，输出 FA＜B、
FA=B、FA＞B 分别为(
)。
A．010
B．001
C．100
D．011
20.下列不是 3 线 ─ 8 线译码器 74LS138 输出端状态的是 ( ) 。
C.3 种
D.4 种
18.图示为二输入逻辑门的输入 A、B 和输出 Y 的波形，则该逻辑门是（ ）。
A
B
Y
A.与非门 B.同或门 C.异或门 D.或非门
19.函数 F(A,B,C)=AB+BC+AC 的最小项表达式为(
)。
A．F(A,B,C)=∑m（0，2，4）
编码器与译码器
74LS42二—十进制译码器的逻辑.图所示。
28
3. 字符显示译码器
（1）七段显示译码器 七段LED(Light Emitting Diode)数码显示器的显示原理:
R8
Vcc
a
GND gf ab
Vcc
b
c
a
d e
f gb
f
e d c dp
g
d p
e d c dp
共阴极
GND
.
29
GND gf ab
具有译码功能的逻辑电路称为译码器。
.
13
二．二进制译码器的一般原理框图
输
入
的
是
n 位
二
进
制
代
码
EI 输入使能端
.
输出为2n 个高、低 电平信号
14
三．2线－4线译码器
A A BB
EI
1
A
1
B
1
A A B B.
＆ Y0 EIAB
＆ Y1 EIAB
＆
Y2 EIAB
＆ Y3 EIAB
15
❖ 逻辑表达式为： Y0 EIAB Y1EIAB
GND
.
5V 直流 电源
31
显示数字2
GND gf ab
a f gb e d c dp
e d c dp
GND
R
R
gf a b a
f gb
e
c d
dp
e d c dp
R
.
5V 直流 电源
32
显示数字3
GND gf ab
a f gb e d c dp
e d c dp
GND
组合逻辑器件dd4
逻辑图
6
2. 键盘输入 键盘输入8421BCD码编码器 码编码器
S0~S9 代表 十个按键，即对应十进制数 十个按键，即对应十进制数0~9输入 输入 为输出代码(A为最高位 鍵，ABCD为输出代码 为最高位 ， 为输出代码 为最高位)， GS为使能标志。 为使能标志。 为使能标志 该编码器为输入低电平有效。 该编码器为输入低电平有效。
4
1.
4线—2线编码器 线 线编码器
输入 I1 I2 0 0 1 0 0 1 0 0 输出 Y1 Y0 0 0 0 1 1 0 1 1
功能表
I0 1 0 0 0
I3 0 0 0 1
逻辑表达式
5
逻辑功能
中的某一个输入为1 当 I0~I3 中的某一个输入为 时 ， 输 即为相对应的代码。 出Y1Y0即为相对应的代码。
（4）逻辑表达式
(5)引脚图 引脚图
14
复习
（1）逻辑图 ） （2编码器 线优先编码器74148
15
EI2＝0，编码器工作。I15， EO2＝EI1I150，I，片0Ⅱ ， 编码器工作。 …I8任一为低电平， 如 I15…I8 不编码， 任一为低电平 …I 不编码 ， 高位片的编码优先级别高于低位片， 最高， 任 高位片的编码优先级别高于低位片， ＝最高7，I0最 编码。 EI＝EIⅠ编码器禁止编码。 一为低电平， 1＝1， 。 编码。 编码。 编码。 EO2，片，编码器禁止编码。 一为低电平 2＝1， 编码片Ⅰ不编码 ， 低。 16
二进制译码器的一般原理图
X0
n个输入端 个输入端 2n个输出端 使能输入端EI 使能输入端
X1 Xn-1
二进制 译码器
Y0 Y1 Y2n-1
EI使能输入20