硅超大规模集成电路工艺技术
光学与电子信息学院集成电路工程领域、软件工程领域学位硕士研究生课程简介
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极大规模集成电路制造装备及成套工艺
附件3 2017年智能制造新模式应用项目 任务书 项目名称： 项目责任单位（盖章）： 项目责任人（法人代表）： 项目技术负责人： 项目年限：20 年月至20 年月填报日期： 20 年月日 中华人民共和国工业和信息化部制 二〇年月
编写说明 1．项目任务书必须依据工业和信息化部对项目的立项批复以及通过评审的项目申报书编制，不得随意变更内容。项目总经费按照立项批复的项目总投资填写。 2．每个项目必须具备项目责任人（单位法人代表）和技术负责人。 3．项目任务书编制流程： （1）任务书由项目责任单位编制，并报送所在地省级工业和信息化主管部门； （2）根据项目立项批复和项目申报书的内容填报项目任务书； （3）项目任务书一式四份，工业和信息化部、财政部各一份；项目责任单位一份；项目责任单位所在地省级工业和信息化主管部门一份。 4．填报格式说明：请用A4幅面编辑，正文字体为4号仿宋体，单倍行距。一级标题4号黑体，二级标题4号楷体。双面打印。
智能制造专项项目基本信息项目名称 预计完成时间 预期成果类型□标准□研究报告□试验验证平台□专利□软件□智能工厂□数字化车间□其他（请注明） 项目责任单位信息单位名称单位性质□国有□民营□三资通讯地址邮政编码 所在地区单位主管部门 联系电话 组织机构代码/ 统一社会信用代 码 传真号码单位成立时间 电子信箱 项目目标产品技术水平 （新模式应用类项目填写） □国际先进□国内领先□国内先进 □其他（请注明） 标准制定基 础 □牵头制定过行业标准/国家标准□所申报标准类项目已在国家 标准或国际标准立项 智能制造基 础 □工信部两化融合管理体系贯标企业□工信部智能制造试点示 范企业□国家级两化深度融合示范企业□其他（请注明） 2014年2015年2016年 总资产（万元）负债率 主营业务收入（万元）税金（万元）利润（万元） 项目技术负责人信息 姓名性别出生日期职称最高学位从事专业固定电话移动电话传真号码电子信箱证件类型证件号码 联合单位信息单位名称单位性质 组织机构代码/统一 社会信用代码
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）
集成电路工艺流程
集成电路中双极性和CMOS工艺流程 摘要：本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要 讲述。双极性电路和MOS电路时集成电路发展的基础，双极型集成电路器件具有速度高、驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。CMOS电路具有功耗低、集成度高和抗干扰能力强的特点。文章主要介绍了双极性电路和CMOS电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻 碍集成电路发展的因素做了阐述。 关键词：集成电路，双极性工艺，CMOS工艺 ABSTRACT This paper first introduces the development of integrated circuits, mainly operating in the process of production for integrated circuits were briefly reviewed. Bipolar and MOS circuit Sas the basis for the development of integrated circuit. Bipolar integrated circuits with high speed, driving ability, simulated the characteristics of high precision, but with the development of integrated circuit to the system level integration, its scale is more and more big.So, reducing the power consumption of the circuit is in need, but bipolar devices in power consumption and integration can't meet these requirements. CMOS circuit with low power consumption, high integration and the characteristics of strong anti-interference ability. This paper mainly introduces the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit appeared in the process of development of new technology and new technology as well as some factors hindering the development of the integrated circuit are done in this paper. KEY WORDS integrated circuit, Bipolar process, CMOS process
集成电路制造工艺流程之详细解答
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
硅集成电路基本工艺流程简介
硅集成电路基本工艺流程简介 近年来，日新月异的硅集成电路工艺技术迅猛发展，一些新技术、新工艺也在不断地产生，然而，无论怎样，硅集成电路制造的基本工艺还是不变的。以下是关于这些基本工艺的简单介绍。 IC制造工艺的基本原理和过程 IC基本制造工艺包括：基片外延生长、掩模制造、曝光、氧化、刻蚀、扩散、离子注入及金属层形成。 一、硅片制备（切、磨、抛） 1、晶体的生长（单晶硅材料的制备）： 1) 粗硅制备: SiO2+2H2=Si+2H2O99％ 经过提纯:>99.999999% 2) 提拉法 基本原理是将构成晶体的原料放在坩埚中加热熔化，在熔体表面接籽晶提拉熔体，在受控条件下，使籽晶和熔体的交界面上不断进行原子或分子的重新排列，随降温逐渐凝固而生长出单晶体.
2、晶体切片：切成厚度约几百微米的薄片 二、晶圆处理制程 主要工作为在硅晶圆上制作电路与电子元件，是整个集成电路制造过程中所需技术最复杂、资金投入最多的过程。 功能设计à模块设计à电路设计à版图设计à制作光罩 其工艺流程如下： 1、表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2、初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固) + O2 àSiO2(固) 湿法氧化Si(固) +2H2O àSiO2(固) + 2H2 3、CVD法沉积一层Si3N4。 CVD法通常分为常压CVD、低压CVD 、热CVD、电浆增强CVD及外延生长法（LPE）。 着重介绍外延生长法（LPE）：该法可以在平面或非平面衬底上生长出十分完善的和单晶衬底的原子排列同样的单晶薄膜的结构。在外延工艺中，可根据需要控制外延层的导电类型、电阻率、厚度，而且这些参数不依赖于衬底情况。 4、图形转换（光刻与刻蚀） 光刻是将设计在掩模版上的图形转移到半导体晶片上，是整个集成电路制造流程中的关键工序，着重介绍如下： 1）目的：按照平面晶体管和集成电路的设计要求，在SiO2或金属蒸发层上面刻蚀出与掩模板完全对应的几何图形，以实现选择性扩散和金属膜布线。 2）原理：光刻是一种复印图像与化学腐蚀相结合的综合性技术，它先采用照相复印的方法，将光刻掩模板上的图形精确地复印在涂有光致抗蚀剂的SiO2层或金属蒸发层上，在适当波长光的照射下，光致抗蚀剂发生变化，从而提高了强度，不溶于某些有机溶剂中，未受光照的部分光致抗蚀剂不发生变化，很容易被某些有机溶剂融解。然后利用光致抗蚀剂的保护作用，对SiO2层或金属蒸发层进行选择性化学腐蚀，然后在SiO2层或金属蒸发层得到与掩模板(用石英玻璃做成的均匀平坦的薄片，表面上涂一层600 800nm厚的Cr层，使其表面光洁度更高)相对应的图形。 3）现主要采有紫外线(包括远紫外线)为光源的光刻技术，步骤如下：涂胶、前烘、曝光、显影、坚模、腐蚀、去胶。 4）光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。 5) 掺杂工艺（扩散、离子注入与退火） 掺杂是根据设计的需要，将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻欧姆接触，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的三价元素，如硼，或五价元素，如磷、砷等掺入半导体衬底，掺杂方法有两种：
集成电路制造工艺流程
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
集成电路基本工艺
集成电路基本工艺 发表时间：2011-07-29T10:01:47.187Z 来源：《魅力中国》2011年6月上供稿作者：朱德纪李茜刘丹彤 [导读] 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 朱德纪李茜刘丹彤中国矿业大学，江苏徐州 221000 中图分类号：TN47 文献标识码：A 文章编号：1673-0992（2011）06-0000-01 摘要：当今社会已进入信息技术时代，集成电路已经被广泛应用于各个领域，典型的集成电路制造过程可表示如下： 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 集成电路基本工艺包括基片外延生长、掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 关键词：外延、掩膜、光刻、刻蚀、氧化、扩散、离子注入、淀积、金属层 集成电路芯片加工工艺，虽然在进行IC设计时不需要直接参与集成电路的工艺流程，了解工艺的每一个细节，但了解IC制造工艺的基本原理和过程，对IC设计是大有帮助的。 集成电路基本工艺包括基片外延生长掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 下面我们分别对这些关键工艺做一些简单的介绍。 一、外延工艺 外延工艺是60年代初发展起来的一种非常重要的技术，尽管有些器件和IC可以直接做在未外延的基片上，但是未经过外延生长的基片通常不具有制作期间和电路所需的性能。外延生长的目的是用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。常用的外延技术主要包括气相、液相金属有机物气相和分子束外延等。其中，气相外延层是利用硅的气态化合物或液态化合物的蒸汽在衬底表面进行化学反应生成单晶硅，即CUD单晶硅；液相外延则是由液相直接在衬底表面生长外延层的方法；金属有机物气相外延则是针对Ⅲ?Ⅴ族材料，将所需要生长的Ⅲ?Ⅴ族元素的源材料以气体混合物的形式进入反应器中加热的生长区，在那里进行热分解与沉淀反映，而分子束外延则是在超高真空条件下，由一种或几种原子或分子束蒸发到衬底表面形成外延层的方法。 二、掩模板的制造 掩模板可分成整版及单片版两种，整版按统一的放大率印制，因此称为1×掩模，在一次曝光中，对应着一个芯片陈列的所有电路的图形都被映射到基片的光刻胶上。单片版通常八九、实际电路放大5或10倍，故称作5×或10×掩模，其图案仅对应着基片上芯片陈列中的单元。 早期掩模制作的方法：①首先进行初缩，把版图分层画在纸上，用照相机拍照，而后缩小为原来的10%~%20的精细底片；②将初缩版装入步进重复照相机，进一步缩小，一步一幅印到铬片上，形成一个阵列。 制作掩模常用的方法还包括：图案发生器方法、x射线制版、电子束扫描法。 其中x射线、电子束扫描都可以用来制作分辨率较高的掩模版。 三、光刻技术 光刻是集成电路工艺中的一种重要加工技术，在光刻过程中用到的主要材料为光刻胶。光刻胶又称为光致抗蚀剂，有正胶、负胶之分。其中，正胶曝光前不溶而曝光后可溶，负胶曝光前可溶而曝光后不可溶。 光刻的步骤：①晶圆涂光刻胶；②曝光；③显影；④烘干 常见的光刻方法：①接触式光刻；②接近式光刻；③投影式光刻 其中，接触式光刻可得到比较高的分辨率，但容易损伤掩模版和光刻胶膜；接近式光刻，则大大减少了对掩模版的损伤，但分辨率降低；投影式光刻，减少掩模版的磨损也有效提高光刻的分辨率。 四、刻蚀技术 经过光刻后在光刻胶上得到的图形并不是器件的最终组成部分，光刻只是在光刻胶上形成临时图形，为了得到集成电路真正需要的图形，必须将光刻胶上的图形转移到硅胶上，完成这种图形转换的方法之一就是将未被光刻胶掩蔽的部分通过选择性腐蚀去掉。 常用的刻蚀方法有：湿法腐蚀、干法腐蚀。 湿法腐蚀：首先要用适当的溶液浸润刻蚀面，溶液中包含有可以分解表面薄层的反应物，其主要优点是选择性好、重复性好、生产效率高、设备简单、成本低。存在的问题有钻蚀严重、对图形的控制性较差、被分解的材料在反应区不能有效清除。 干法刻蚀：使用等离子体对薄膜线条进行刻蚀的一种新技术，按反应机理可分为等离子刻蚀、反应离子刻蚀、磁增强反应例子刻蚀和高密度等离子刻蚀等类型，是大规模和超大规模集成电路工艺中不可缺少的工艺设备。干法刻蚀具有良好的方向性。 五、氧化 在集成电路工艺中常用的制备氧化层的方法有：①干氧氧化；②水蒸气氧化；③湿氧氧化。 干氧氧化：高温下氧与硅反应生成sio2的氧化方法； 水蒸气氧化：高温下水蒸气与硅发生反应的氧化方法； 湿氧氧化：氧化首先通过盛有95%c左右去离子睡的石英瓶，将水汽带入氧化炉内，再在高温下与硅反映的氧化方法。 影响硅表面氧化速率的三个关键因素：温度、氧化剂的有效性、硅层的表面势。 六、扩散与离子注入 扩散工艺通常包括两个步骤：即在恒定表面浓度条件下的预淀积和在杂志总量不变的情况下的再分布。预淀积只是将一定数量的杂质
超大规模集成电路及其生产工艺流程
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
CMOS集成电路制造工艺流程
C M O S集成电路制造工艺 流程 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】
陕西国防工业职业技术学院课程报告 课程微电子产品开发与应用 论文题目CMOS集成电路制造工艺流程 班级电子3141 姓名及学号王京（24#） 任课教师张喜凤 目录
CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n 阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。
超大规模集成电路发展趋势
超大规模集成电路的设计发展趋势；摘要：随着信息产品市场需求的增长，尤其通过通信、；关键字：超大规模集成电路发展趋势SOCIP复用技；1引言；集成电路是采用半导体制作工艺，在一块较小的单晶硅；2超大规模集成电路发展的概述；集成电路之所以获得如此迅速的发展，与数据处理系统；1.改进性能；在计算机中采用高密度的半导体集成电路是减少信号传；2.降低成本；用Lsl替换 超大规模集成电路的设计发展趋势 摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字：超大规模集成电路发展趋势 SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从 ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目
集成电路工艺基础复习题
集成电路工艺基础 氧化 1、SiO 2的特性和作用 2、SiO 2 的结构分为哪两种 3、什么是桥键氧和非桥键氧 4、在无定形的SiO2中，Si 、O 那个运动能力强，为什么？ 5、热氧化法生长SiO2过程中，氧化生长的方向是什么？ 6、SiO 2只与什么酸、碱发生反应？ 7、杂质在S iO 2中的存在形式。 8、水汽对SiO 2网络的影响。 9、选用SiO 2作为掩蔽的原因。 是否可以作为任何杂质的掩蔽材料？为什么？ 10、制备SiO 2有哪几种方法？ 11、什么是Si 的热氧化法？热生长SiO 2的特点。 12、生长一个单位厚度的SiO 2需要消耗多少单位的S i ？ 13、热氧化分为哪几种方法？各自的特点是什么？ 14、实际生产中选用哪种生长方法制备较厚的SiO 2层？ 15、分析Si 的热氧化的两种极限情况。 16、热氧化速率受氧化剂在SiO 2的扩散系数和与Si 的反应速度中较快还是较慢的影响？ 17、SiO 2生长厚度与时间的关系 18、氧化剂分压、温度对氧化速度的影响。 19、Si 表面晶向对氧化速率的影响。 20、什么是硅氧化时杂质的分凝现象？ 21、纳和氯对氧化的影响 当氧化层中如果含有高浓度钠时，则线性和抛物型氧化速率都明显变大；在干氧氧化的气氛中加氯，氧化速率常数明显变大。 22、SiO 2和Si-SiO 2界面中的四种类型电荷，解释可动离子电荷的主要存在形式和危害。 扩散 1、什么是扩散？扩散有哪几种形式？ 2、什么是间隙式杂质？什么是替位式杂质？ 3、为什么替位式杂质的运动相比间隙式杂质运动更为困难？ 4、菲克第一定律、菲克第二定律、扩散系数 ) 1 4 / 1 ( 2 2 - + = B A x o t + τ A ) /exp(kT E D D o ?-=
超大规模集成电路的测试技术
集成电路测试技术的发展与现状 集成电路的复杂性在日益增加，自从芯片系统(SOC)实现之后，各种知识产权(IP)模块大量集成在同一芯片内，包括逻辑电路、存储器、模/数和数/模转换器、射频前端等等。它们的功能互不相同，测量用的算法、定时周期、时序、供电电压都有很大差异，给自动测试系统带来新的挑战。集成度增加和功能多样的SOC在消费量最大的产品中，如移动通信手机、微控制器、监视器、游戏机等中广泛使用，销售量攀升的同时价格不断地下降，但测试费用却居高不下。超大规模集成电路不但构造精细、集成度高，而且是经过许多道工序流程制作而成的，难免存在着缺陷导致其不能正常工作。因此，超大规模集成电路的测试对生产厂商和用户都具有重要意义。 目前的测试方法种类很多，各种测试方法均针对一定特性的故障。研究发现，要证明所设计的芯片的正确性，在不同设计和生产阶段中才去的不同测试所花费的代价有非常大的差别，甚至可以达到几个数量级的差距，其示意图如图1。从测试增长代价图可以看出，如果在设计阶段就多体现些主动性，就会极大的降低测试的难度和工作量，并能最大程度的改变测试仅仅将作为附属过程的被动性。 测试的基本原理是：将被测试的电路放在测试仪器上，测试设备根据需要产生一系列测试矢量信号，加到输入端，将得到的测试输出与预期输出进行比较，如果两者相等，表明测试通过。反之，则不通过. 在芯片设计及流片生产的各个阶段，经常需要测试来对得到的阶段性结果进行校验。 在芯片设计过程中，需要进行针对电路设计的测试，及模拟各种输入激励情况下电路的输出响应情况，还有各种参数值的范围，设计过程所依据的是迷你软件及工艺厂家后，厂家在流片的各个主要步骤完成后也会进行测试，其目的除了进一步验证设计的正确性，还要测试生产过程中出现的各种不确定因素带来的影响。而生产阶段又包括样片和大批量生产两种，每种生产阶段都需要具备这些测试环节。 测试结果的可靠性取决于测试信号的正确性和完整性。对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2n+m个测试矢量。很明显,当电路规模很大时，测试码的数目将过于庞大，使得测试变得不可能进行。在测试一个复杂系统时需要考虑下面3个问题： (1)测试能否确保检测到所有的故障； (2)测试的产生时间在整个集成电路的开发过程中是否是经济的； (3)测试的执行时间在整个集成电路的开发过程中是否是经济的。 就模拟电路的测试而言，一般分为以下两类测试： 第一类是直流特性测试，主要包括端子电压特性、端子电流特性等； 第二类是交流特性测试，这些交流特性和该电路完成的特定功能密切有关，比如一块音频功放电路，其增益指标、输出功率、失真指标等都是很重要的参数；色处理电路中色解码部分的色差信号输出，色相位等参数也是很重要的交流测试项. 对超大规模集成电路的测试方法从20世纪60年代开始得到研究。由于输入信号复制上的连续性，模拟及混合信号电路的功能和性能之间无法很好的割裂开，尤其是电路性能包括很多方面，测试时必须同时通过这些检验才能保证电路的正
芯片制作工艺流程
芯片制作工艺流程 工艺流程 1) 表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化 Si(固) + O2 à SiO2(固) 湿法氧化 Si(固) +2H2O à SiO2(固) + 2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1 常压CVD (Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反
超大规模集成电路总结
超大规模集成电路 课程总结 姓名：王可可 学号：2016170819 专业：集成电路工程 导师：易茂祥 2016年10月16日
目录 简介 (3) 1、VLSI测试与可测试性设计 (4) 1.1 VLSI测试的重要性 (4) 1.2 测试与设计 (5) 2、FPGA研究 (6) 2.1 FPGA介绍 (6) 2.2 相关的FPGA研究 (6) 2.2.1加速机理 (6) 2.2.2 PUF (7) 3、3D芯片测试 (7) 3.1 3D芯片介绍 (7) 3.2 3D芯片测试 (8) 4、总结 (9)
简介 英文名称：A circuit containing one hundred thousand to one million electronic units on a chip.简称：“VLSI电路”。指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。 集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。 集成电路按集成度高低的不同可分为： (1)SSI小规模集成电路(Small Scale Integrated circuits) (2)MSI中规模集成电路(Medium Scale Integrated circuits) (3)LSI大规模集成电路(Large Scale Integrated circuits) (4)VLSL超大规模集成电路(very large scale intergrated circuits ULSI) （5）GSI巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。
极大规模集成电路制造装备及成套工艺-国家科技重大专项
附件4 项目申报书格式 受理编号： 密级：□公开□秘密□机密□绝密 国家科技重大专项项目（课题）可行性研究 报告 (申报书) （参考格式） 专项名称： 项目（课题）名称： 项目（课题）责任单位： 项目（课题）组长： 项目（课题）年限：20 年月至20 年月填报日期： 20 年月日
中华人民共和国科学技术部制 二〇年月 填写说明 为建立统一、规范的重大专项信息管理制度，加强重大专项信息的管理，特设计《国家科技重大专项项目（课题）可行性研究报告（申报书）》格式和填写要求。 一、请严格按照表中要求填写各项。 二、项目（课题）可行性研究报告只能由法人提出，可以由一家单位组织，也可以由多家单位联合组织，牵头单位为项目（课题）组织实施的责任单位。每个项目（课题）只能有一家责任单位和一个组长。项目（课题）组长由项目（课题）责任单位指定。 三、项目（课题）可行性研究报告由项目（课题）责任单位编写，并报专项实施管理办公室汇总； 四、项目（课题）可行性研究报告中第一次出现外文名词时，要写清全称和缩写，再出现同一词时可以使用缩写。 五、组织机构代码是指项目（课题）责任单位组织机构代码证上的标识代码，它是由全国组织机构代码管理中心所赋予的唯一法人标识代码。 六、编写人员应客观、真实地填报报告材料，尊重他人知识产权，遵守国家有关知识产权法规。在项目（课题）可行性研究报告中引用他人研究成果时，必须以脚注或其他方式注明出处，引用目的应是介绍、评论与自己的研究相关的成果或说明与自己的研究相关的技术问
题。对于伪造、篡改科学数据，抄袭他人著作、论文或者剽窃他人科研成果等科研不端行为，一经查实，将记入信用记录。 七、此表可在科技部网站下载。 八、此表为重大专项项目（课题）可行性研究报告的基本信息，各重大专项实施管理办公室可根据自身的特点，适当增加相应的内容。
芯片制作工艺流程
工艺流程 1)表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2)初次氧化 有热氧化法生成SiO2缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固)+O2àSiO2(固) 湿法氧化Si(固)+2H2OàSiO2(固)+2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2)/(d ox)=(n ox)/(n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10--10E+11/cm–2.e V-1数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3)CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1常压CVD(Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反应气体至反应炉的载气体精密装置；(2)使反应气体原料气化的反应气体气化室；(3)反应炉；(4)反应后的气体回收装置等所构成。其中中心部分为反应炉，炉的形式可分为四个种类，这些装置中重点为如何将反应气体均匀送入，故需在反应气体的流动与基板位置上用心改进。当为水平时，则基板倾斜；当为纵型时，着反应气体由中心吹出，且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时，在基板的上游加有混和气体使成乱流的
极大规模集成电路制造装备及成套工艺-国家科技重大专项
附件1 “极大规模集成电路制造装备及成套工艺” 国家科技重大专项 2013年度课题申报指南 二○一二年五月
1.项目任务：22/20nm先导产品工艺开发 项目编号：2013ZX02302 项目类别：工艺研发与产业化 项目目标：基于专项“十一五”支持的22纳米关键工艺项目的成果与进展，进入12英寸生产线上开发22/20nm低功耗先导产品工艺。（1）实现2-3种引导产品的成功开发，良率达到50%以上，集成度达到4×109 /cm2；（2）研发关键设备和材料（刻蚀机、ALD、颗粒检测等）并在工艺研发中得到应用和集成;（3）研究开发新结构器件模块、高k/金属栅工艺模块、源漏工艺模块及STI模块，低温选择性SiGe外延技术、浸没式双曝光、超低k（<2.5）材料相关工艺；（4）完成整个工艺模块的集成和模型开发；（5）联合设计用户共同开展研发，建立完整的设计单元库、模型参数库和IP库，形成完善的产品设计服务体系；（6）完成可制造性设计解决方案；（7）完成针对 22/20nm产品工艺技术的知识产权分析，建立知识产权共享机制。2014年先导产品流片成功，可实现成套工艺的产业化转移及引导产品的生产，能够提供后续的工艺支持与服务，保障终端用户量产规模的持续提升。 项目承担单位要求：主承担单位要求是大型的集成电路制造企业，联合十一五“22nm关键工艺先导研究”的产学研联合体及专项先导技术研发中心共同承担。 组织实施方式：公开发布指南 资金来源：中央：地方：企业=1:0.5:0.5 执行期限：2013-2014
2.项目任务：16/14nm关键工艺研究 项目编号：2013ZX02303 项目类别：工艺研发与产业化 项目目标：在专项“十一五”22nm关键工艺项目研发成果的基础上，开展16/14nm及以下技术代集成电路的关键核心技术研究，取得自主知识产权。（1）研究面向16/14nm及以下技术代的新型器件结构及相关模型，如TFET、FinFET、SGT、GAA等；（2）研究关键工艺技术，如刻蚀工艺及硅表面处理、离子注入、阈值电压调整、超薄栅介质与金属栅等；（3）研究新型互连结构和互连工艺；（4）研究新概念的有产业化前景的新型存储器；（5）研究实现16/14nm技术节点的光刻技术途径；（6）研究设计与工艺的协同实现技术；（7）针对16/14nm及以下先导工艺技术的知识产权及技术发展战略开展分析研究，建立知识产权共享机制；（8）同步支持16/14nm装备和材料的研发和应用，促进先进装备、材料与工艺的协同创新。（9）整合现有资源，筹建国家集成电路先导技术研发中心。 项目承担单位要求：主承担单位要求是“十一五”22nm关键工艺研发的参与单位，组织产学研联盟联合承担项目。 组织实施方式：公开发布指南 资金来源：中央：地方=1:0.5 执行期限：2013-2015 3.项目任务：智能电视关键芯片与高性能处理器的制造和核心IP 库开发及产业化 项目编号：2013ZX02304