集成电路与工艺版图设计
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计cadence设计流程
集成电路版图设计cadence设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor.I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!集成电路版图设计的Cadence设计流程详解集成电路（IC）版图设计是半导体行业中至关重要的环节，它直接影响到芯片的性能、功耗和可靠性。
集成电路版图设计岗位职责职位要求
集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢!并且，本店铺为大家提供各种类型的实用资料，如教学心得体会、工作心得体会、学生心得体会、综合心得体会、党员心得体会、培训心得体会、军警心得体会、观后感、作文大全、其他资料等等，想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by this editor.I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!And, this store provides various types of practical materials for everyone, such as teaching experience, work experience, student experience, comprehensive experience, party member experience, training experience, military and police experience, observation and feedback, essay collection, other materials, etc. If you want to learn about different data formats and writing methods, please pay attention!集成电路版图设计岗位职责职位要求第1篇集成电路版图设计岗位职责职位要求职责描述：岗位职责：1、熟练掌握模拟集成电路或数字集成电路的设计概念和流程，独立或合作完成线路设计。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
集成电路版图设计
《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
集成电路版图设计实验心得
集成电路版图设计实验心得实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;当电压减小到某一值后，电流突然减少，并且这个电流的值为管子特性曲线的斜率，但仍保持原来的电流值不变，在管子轴线上电流不再是一条直线，管子的阻抗发生了翻转，导致其电流迅速下降。
《集成电路版图设计》课件
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
集成电路的版图设计
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2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
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版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
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10
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p.333
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MK1
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3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
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DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。
误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。
版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。
（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。
２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。
封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。
做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。
PMOS管与NMOS管的版图如图1所示。
（a）PMOS (b)NMOS对于大尺寸的MOS管，要节省版图的面积，需要对版图进行优化处理。
对于宽度很宽的MOS管，应采用“叉指结构”，以减少漏源和栅极面积；使用指状晶体管的另一个原因是优化由晶体管宽度所引起的多晶硅栅电阻。
因为多晶硅是由单端驱动的，存在电阻，所以需要一个准则来规定单个指状晶体管的最大长度。
因此，对于大晶体管来说，将其设计成多个指状晶体管是遵守最大宽度准则的唯一方法。
对于长度很长的MOS管，应采用折叠形式；宽度很窄的MOS管，应采用狗骨形画法；对于共用源或漏的MOS管，且两MOS管尺寸相同，为节省空间或使寄生结电容最小、应将共用的源或漏合并在一起。
如：叉指状MOS晶体管：ABBA图4 叉指状MOS晶体管②电容版图在两个悬浮导电层之间生长或者淀积一层相对比较薄的氧化层，从而形成一个下极板寄生电容适中的高密度电容器。
用L-Edit软件绘制电容版图时的步骤如下：首先计算电容的有效面积，进而确定有效面积所对应的宽和长。
根据式2.2可以算出本设计的电容的有效面积，进而可以确定W和L。
绘制电容时要用的图层为Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Poly-Poly2 Capacitor ID。
电容版图如图5.所示，而电容的有效面积就是Poly-Poly2 Capacitor ID的面积。
在理想情况下，其电容值可用下式进行计算：(2.2)图5 电容版图③电阻版图在CMOS工艺中，能与之兼容的电阻主要有：金属电阻、多晶硅电阻、扩散电阻（源/漏P+或N+扩散）、N阱电阻、MOS电阻（有源电阻）。
这几种电阻的方块电阻值大约如下：金属为60mΩ/□、多晶硅为几～上千Ω/□、扩散电阻为5Ω/□、N阱电阻为1kΩ/□。
多晶硅的薄层电阻（版图如图5.2所示）较小，可以实现小阻值的电阻，缺点是多晶硅电阻的薄层电阻值会随温度和工艺的不同而不同。
N阱电阻（如图5.3所示）的薄层方块电阻值约为1 kΩ，可以实现大阻值的电阻，但受工艺影响较大。
本次设计采用采用了常用的多晶硅电阻。
蛇形电阻如下图：④pad画法：Metal1：102×102；Metal2；100×100；Overglass：88×88；Via：90×90；Pad Comment：100×100。
2.1.3版图的布局在整个版图布局中，晶体管的纺织采用P管和N管分层放置，分为三层，P 管放入N阱中，N阱中尽量多的设置阱连接区，N管层尽量多的设置衬底接触点。
为了减小栓锁效应，每一层的晶体管加入了硬性保护环，保护环由select、active、active contact、metal层组成。
N型保护环的select层用nselect，P 型保护环的select层用pselect。
输入输出以及电源的接触端口采用焊盘的形式。
误差放大电路的版图布局如下图所示：版图设计完成后进行设计规则检查，DRC检查无误后，表明版图满足电路连接及设计规范。
2.2版图设计T-spice提取和仿真运用T-spice进行后仿真，采用1.25u的工艺。
网表见附件A，网表生成后利用W-edit生成波形图。
对于电阻电容以及信号源的设置，可直接通过语句的形式在网表中修改。
端口的命名设置如下：其余的端口用同样的方法命名。
端口仿真设置如下：其余端口用同样的方法设置完后，仿真波形如下：心得体会通过本次课程设计，我对集成电路版图设计有了更深刻的体会，掌握了集成电路版图设计软件L-Edit的基本操作，并对提取网表和仿真更加熟练。
在本次设计中，由于考虑不周，各个器件之间没有留足够大的地方，导致后来连线时线间距太小而出错，不得不重新布局，使我明白在版图的绘制过程中，布局是非常重要的，要边连线边考虑如何让布局美观，芯片面积尽可能的减小，器件的摆放也要合理，连线也要尽可能的短。
而且在绘制过程中为了减小栓锁效应，每一层晶体管都要加保护环。
在本次设计中，也对电阻电容的画法有了更深刻的认识，对于电阻电容在开始画时不用考虑它的大小，最后可通过网表文件中的语句进行设置。
总之，这次课程设计自己学到了很多有用的东西，对版图的画法更加熟练了。
参考文献【1】孙润等. TANNER集成电路设计教程[M]. 北京：希望电子出版社. 2002.【2】陈中建. CMOS电路设计布局与仿真[M]. 北京：机械工业出版社. 2006.【3】廖裕评，陆瑞强. 集成电路设计与布局实战指导[M]. 北京：科学技术出版社. 2004.附录A* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;* TDB File: E:\kecsheji \band1.tdb* Cell: Cell0 Version 1.19* Extract Definition File: D:\tranner11\替换文件\morbn12.ext* Extract Date and Time: 07/06/2013 -16:24.include "D:\tranner11\T-Spice 10.1\models\ml2_125.md"* Warning: Layers with Unassigned FRINGE Capacitance.* <Poly1-Poly2 Capacitor>* <Pad Comment>C1 VIN 22 C=133.2f $ (69 357 169 457)M1 AMPOUT 14 VIN 3 PMOS L=1.2u W=8.4u AD=75.6p PD=34.8u AS=78.12p PS=35.4u $ (272.5 243.5 274.5 257.5)M2 14 14 VIN 3 PMOS L=2.4u W=3.6u AD=17.28p PD=16.8u AS=18.36p PS=17.4u $ (209.5 242.5 213.5 248.5)M3 14 15 VIN 3 PMOS L=2.4u W=4.8u AD=31.68p PD=22.8u AS=30.24p PS=22.2u $ (-48 234 -44 242)M4 VIN 1 13 3 PMOS L=2.4u W=6u AD=52.2p PD=29.4u AS=59.4pPS=31.8u $ (30.5 232.5 34.5 242.5)M5 15 15 VIN 3 PMOS L=2.4u W=4.8u AD=21.6p PD=18.6u AS=21.6pPS=18.6u $ (-86.5 233.5 -82.5 241.5)C2 AMPOUT 22 C=133.2f $ (521 204.5 621 304.5)C3 AMPOUT GND C=20p $ (442 212 463 232.5)M6 1 1 VIN 3 PMOS L=2.4u W=15.6u AD=238.68p PD=61.8u AS=257.4p PS=64.2u $ (126.5 221.5 130.5 247.5)M7 LOUT 4 4 11 PMOS L=2.4u W=4.8u AD=33.12p PD=23.4u AS=34.56p PS=24u $ (-20 31.5 -16 39.5)M8 5 4 LOUT 11 PMOS L=3.6u W=3.6u AD=14.04p PD=15u AS=15.12pPS=15.6u $ (-71.5 33 -65.5 39)R1 8 5 R=900 $ (-57 -3.5 -41 4.5)R2 5 10 R=900 $ (-108.5 -3.5 -92.5 4.5)C4 LOUT 22 C=133.2f $ (-366.5 -26.5 -266.5 73.5)M9 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=280.8p PS=67.2u $ (427 -98.5 430 -68.5)M10 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=221.4p PS=60.6u $ (397 -98.5 400 -68.5)M11 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432pPS=84u $ (166.5 -103.5 170.5 -63.5)M12 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2pPS=35.1u $ (142.5 -103.5 146.5 -63.5)M13 8 9 19 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (120 -103.5 124 -63.5)M14 19 9 8 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396pPS=81u $ (95.5 -103.5 99.5 -63.5)M15 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432pPS=84u $ (-40.5 -104.5 -36.5 -64.5)M16 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2pPS=35.1u $ (-64.5 -104.5 -60.5 -64.5)M17 10 FB 20 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (-87 -104.5 -83 -64.5)M18 20 FB 10 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396pPS=81u $ (-111.5 -104.5 -107.5 -64.5)C5 REF 22 C=133.2f $ (557 -224.5 657 -124.5)R3 GND 12 R=9k $ (396 -263 443 -215)C6 FB 22 C=133.2f $ (-368 -180 -268 -80)M19 GND 20 AMPOUT 22 NMOS L=1.2u W=3.48u AD=18.792p PD=17.76uAS=21.924p PS=19.56u $ (335.5 -296.4 337.5 -290.6)M20 GND GND 20 22 NMOS L=1.2u W=7.2u AD=54p PD=29.4u AS=47.52pPS=27.6u $ (288 -299.5 290 -287.5)M21 GND 13 13 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (210.5 -302.5 213.5 -288.5)M22 GND 13 18 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (137.5 -302.5 140.5 -288.5)M23 GND 19 14 22 NMOS L=1.2u W=10.8u AD=119.88p PD=43.8u AS=126.36p PS=45u $ (58.5 -302 60.5 -284)M24 GND 19 19 22 NMOS L=1.2u W=7.2u AD=62.64p PD=31.8u AS=60.48p PS=31.2u $ (-7.5 -296.5 -5.5 -284.5)M25 GND 20 20 22 NMOS L=1.2u W=7.2u AD=58.32p PD=30.6u AS=60.48p PS=31.2u $ (-83.5 -297 -81.5 -285)M26 GND 20 15 22 NMOS L=1.2u W=10.8u AD=129.6p PD=45.6u AS=126.36p PS=45u $ (-151 -298.5 -149 -280.5)C7 GND 22 C=133.2f $ (45.5 -474 145.5 -374)VIN VIN GND 3VFB FB GND 1.222 AC 1 0VREF REF GND 1.222VLOUT LOUT GND 2.5.ac dec 10 1 50MEG.print ac vp(AMPOUT) vdb(AMPOUT)* Total Nodes: 22* Total Elements: 36* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.003 sec* Total Extract Elapsed Time: 26.080 sec.END。