Allegro xxx约束规则设置
allegro 约束规则设置
allegro 约束规则设置【原创版】目录1.Allegro 约束规则的概念2.Allegro 约束规则的设置方法3.Allegro 约束规则的实际应用4.Allegro 约束规则的优点与局限性正文一、Allegro 约束规则的概念Allegro 是一款专业的 EDA（电子设计自动化）软件，广泛应用于电路设计领域。
在 Allegro 中，约束规则是一种用于指导和约束电路设计过程的工具，可以帮助设计者更加高效、精确地完成电路设计。
二、Allegro 约束规则的设置方法1.打开 Allegro 软件，导入或创建需要设置约束规则的电路设计项目。
2.在设计界面中，找到需要添加约束规则的元件或线路，右键选择“Properties”（属性）。
3.在弹出的属性对话框中，找到“Constraints”（约束）选项卡。
4.在“Constraints”（约束）选项卡中，可以根据需要设置各种约束规则，如位置约束、尺寸约束、角度约束等。
5.设置完毕后，点击“OK”按钮关闭属性对话框，约束规则即可生效。
三、Allegro 约束规则的实际应用1.位置约束：通过设置位置约束，可以精确控制元件在电路板上的位置，确保电路布局的稳定性和可靠性。
2.尺寸约束：通过设置尺寸约束，可以控制元件的大小和间距，提高电路密度和性能。
3.角度约束：通过设置角度约束，可以确保元件和线路的摆放方向符合设计要求，提高电路的可读性和可维护性。
四、Allegro 约束规则的优点与局限性1.优点：Allegro 约束规则可以有效地提高电路设计的精度和效率，降低设计错误率，提高设计质量。
2.局限性：虽然 Allegro 约束规则功能强大，但设置过程较为繁琐，需要设计者具备一定的专业知识和操作技巧。
此外，约束规则的设置和调整可能需要多次迭代，对设计者的耐心和经验有一定要求。
Allegro16.6约束规则设置详解(图文并茂)
Allegro16.6约束规则设置详解（图文并茂）此文章由丹心静居整理--- 2014.10.13（为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence al l egr o软件提供了丰富的知识和方法。
请大家认真学习，不要辜负作者的良苦用心！这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替换，不易替换的不清晰图片，仔细看下也能明白其中的意思。
俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。
所以为了方便大家学习交流，为大家提供一个良好的交流平台，在这里留下我们的Q Q群( 原文作者的Q Q群拒绝任何人加入)。
对原文作者表示歉意!学习交流Cadence al l egr o请加Q Q群: 一起来学A l l egRo【2】. 群号：331730476 .以下是正文前言：本文主要讲解Allegro16.6 约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗7、设置等长7.1 NET、不过电阻的等长7.2 XNET、过电阻的等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10 Pin Delay、二、高级约束规则设置11、单个网络长度约束12、a+b 类长度约束13、a+b-c 类长度约束14、a+b-c 在最大和最小传播延迟中的应用第 2 页1、线间距设置（1）、设置默认间距规则点击CM 图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT 就是默认规则，我们可以修改其值。
按住Shift 键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default 按鼠标右键，执行Create-Spacing CSet加入新规则。
Allegro中的约束规则设置1.1
A llegro中的约束规则设置Allegrophan修订记录日期版本描述作者2008-12V1.0初版，刚学完时的总结Allegrophan 2009-08V1.1小改，修改部分措辞Allegrophan目录一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4)1）“Set values”设置约束特征值 (5)2）“Attach property”绑定约束 (6)3）“Assignment table”约束规则分配 (8)二“Spacing rule”间距约束设置 (9)1）“Set values”设置约束特征值 (9)2）“Attach property”绑定约束 (10)3）“Assignment table”约束规则分配 (11)三Constraint areas区域约束设置 (12)四Allegro中走线长度的设置 (13)1）差分线等长设置 (13)2）一组Net等长 (16)3）XNet等长 (17)线宽、线距、区域的约束主要在“Constraints Sys”中设置，点击“Setup/Constraints”或点击图标打开“Constraints Sys”窗口，如下：nded “Constraints Sys”窗口分两个级别，第一级别有两类：Standard design rules和ExteExtended design rules。
Standard design rules仅有一级分类，点击“Set standard values”设置默认约束值，如下：这里可以设置默认值，窗口中所有设置值各自分属于spacing rule和Physical rule中名为“Default”的约束集。
“Extended design rules”下一级分为三类不同约束设置：Spacing rule间距约束设置、Physical（Line/vias）rule物理特性（线宽和过孔）约束设置和Constraint areas区域约束设置。
ALLEGRO约束规则设置步骤
ALLEGRO约束规则设置步骤ALLEGRO是一种领先的约束规则语言，用于描述和验证系统的行为和约束。
当开发者需要实施软件规范、验证设计是否符合预期、检查和修复编码错误时，ALLEGRO约束规则设置就可以发挥作用。
本文将介绍ALLEGRO约束规则设置的步骤。
步骤一：确定需求和约束在使用ALLEGRO进行约束规则设置之前，首先需要明确系统的需求和约束。
开发者和相关利益相关者需要明确系统的预期行为，包括正确性、安全性、性能等方面的要求，并将其转化为具体的需求和约束。
步骤二：了解ALLEGRO约束规则语法和语义ALLEGRO具有自己的约束规则语法和语义，开发者需要学习并了解这些语法和语义，以便正确地编写和解释约束规则。
ALLEGRO支持丰富的逻辑和数学运算符，包括布尔运算符、比较运算符、逻辑运算符等。
开发者还需要了解ALLEGRO中的常用函数和谓词，以便在编写约束规则时能够充分利用这些工具。
步骤三：编写约束规则在了解ALLEGRO约束规则语法和语义之后，开发者可以开始编写约束规则了。
约束规则可以分为两类：静态约束规则和动态约束规则。
静态约束规则用于验证设计和代码的合法性，例如检查变量的取值范围、函数的输入输出关系等。
动态约束规则用于检查系统的运行时行为，例如检查系统的状态转换是否满足预期、检查事件序列是否符合特定的规范等。
步骤四：验证约束规则在编写完约束规则之后，需要对其进行验证，以确保规则的正确性和有效性。
可以使用ALLEGRO提供的工具和命令对约束规则进行验证，检查是否存在语法错误、语义错误或者其他逻辑错误。
如果发现错误，需要及时进行修复和调试，直到规则能够正确地验证系统的行为和约束。
步骤五：应用约束规则一旦约束规则通过了验证，并且开发者对规则的正确性和有效性有足够的信心，就可以将规则应用到实际的系统开发中。
可以将约束规则集成到开发工具中，实时检查代码的合法性，并及时给出错误和警告。
也可以将约束规则作为一种文档形式，用于规范开发过程中的行为和约束。
allegro 约束规则设置
allegro 约束规则设置摘要：1.Allegro 约束规则的概念与作用2.Allegro 约束规则的设置方法3.Allegro 约束规则的实际应用4.Allegro 约束规则的优点与局限性正文：【1.Allegro 约束规则的概念与作用】Allegro 是一款专业的PCB 设计软件，其中的约束规则设置是PCB 设计过程中至关重要的一环。
约束规则是指在设计过程中，对元件、走线等进行布局和布线的限制条件，以确保设计满足电路功能和性能要求。
通过设置约束规则，可以有效地提高设计效率和准确性，降低设计风险。
【2.Allegro 约束规则的设置方法】在Allegro 中设置约束规则，可以分为以下几个步骤：（1）打开Allegro 软件，导入或创建PCB 设计文件。
（2）在设计界面中，选择需要设置约束规则的元件或走线，可以在原理图或布局视图中进行操作。
（3）点击鼠标右键，选择“约束规则”选项，打开约束规则对话框。
（4）在约束规则对话框中，根据需要设置的约束条件，分别设置“宽度”、“间距”、“角度”等参数。
同时，可以设置约束规则的优先级，以满足不同设计需求。
（5）点击“确定”按钮，完成约束规则设置。
【3.Allegro 约束规则的实际应用】Allegro 的约束规则在实际应用中具有广泛的作用，主要包括：（1）设置元件布局位置：通过设置约束规则，可以控制元件在布局中的位置，确保布局的合理性和美观性。
（2）设置走线宽度和间距：通过设置约束规则，可以保证走线的宽度和间距满足设计要求，降低电路故障的风险。
（3）设置元件和走线的角度：通过设置约束规则，可以控制元件和走线的摆放角度，以满足散热、信号传输等性能要求。
【4.Allegro 约束规则的优点与局限性】Allegro 的约束规则具有以下优点：（1）提高设计效率：通过设置约束规则，可以减少手动调整的时间和精力，提高设计效率。
（2）提高设计准确性：约束规则可以确保设计满足电路功能和性能要求，降低设计失误的风险。
Allegro规则约束管理器的初始化设置
Allegro中，规则设置可能多种多样，但基本设置是相通的，设置好之后，就可以保存为一个模板，在以后碰到新设计时，可以直接在把模板拿来使用。
接下来图文介绍一下如何创建 样的一个模板。
1.physical constraint set: 里是设置线宽的，可以根据实际情况创建线宽规则，初始化时设置如下图红圈处
2. Same net spacing选项里，一般设置如下图
3.接下来的设置比较多，有些 是比较关键的，可以根据英语说明来判断是什么选项，在此就不在赘述了
3.2
3.4
3.6
3.8
3.10
在此，就介绍了constraint manager的初始化设置情况 在实际的设计中，可能需根据具体的情况，对设置进行一些调整。
Edited by kevin
2014/2/10。
allegro 约束规则设置
Allegro约束规则设置随着电子商务的不断发展，大量的交易评台涌现出来。
其中，Allegro 作为东欧最大的电商评台，拥有数百万的用户和商家。
为了保证评台的可持续发展和用户的利益，Allegro评台制定了一系列的约束规则，以规范和管理用户的行为。
本文将详细介绍Allegro评台的约束规则设置。
一、账户注册与使用规定1.1 注册要求在注册Allegro评台账户时，用户需要提供真实尊称、唯一识别信息号码等个人信息，以确保账户的真实性和有效性。
1.2 账户使用规定用户在使用账户进行交易时，需要遵守评台规定的交易流程和规则，不得有任何违反法律法规和评台规定的行为，如欺诈、虚假宣传、侵权等。
二、商品交易规定2.1 商品发布规定商家在发布商品时，需提供详细、真实的商品信息，不得发布违禁品或虚假商品，如有违反将面临相应的处罚。
2.2 交易行为规范买家和卖家在交易过程中应遵守规定的交易流程，如按时付款、按时发货，不得擅自修改订单或逾期交易。
三、评价与投诉规定3.1 评价规定买家在收到商品后，可对交易进行评价，评价内容需客观、真实，不得进行恶意、虚假的评价。
3.2 投诉处理规定对于买家或卖家的投诉，评台将进行核实和处理，如发现违规行为，将给予相应的处罚，并保障投诉方的权益。
四、违规处理规定4.1 违规行为处罚对于违反评台规定的行为，评台将根据情节严重程度给予相应的处罚，如下架商品、冻结账户等。
4.2 申诉机制对于被处罚的用户，可通过评台设立的申诉机制进行申诉，评台将重新审核相关情况，并依据申诉结果做出处理。
五、合作商家规定5.1 合作资格要求Allegro评台对合作商家有一定的资质和经营要求，包括经营年限、信誉度等。
5.2 合作权益合作商家可享受评台提供的一系列增值服务和营销支持，提升业务竞争力。
Allegro评台的约束规则设置是为了维护评台的正常运营秩序，保障用户和商家的合法权益，促进良好的交易环境。
用户在使用评台时，需严格遵守相关规定，如有违规行为，将面临相应的处罚。
Allegro16.3约束设置
Allegro16.3约束设置Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
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约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。
若“gather control”设置为“include”，包含出芯片的这段不耦合长度。
当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。
(3)相位偏差(Static Phase Tolerance)相位偏差约束确保差分对成员在转换时是同相和同步的。
实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。
(4)最小线间距(Min Line Spacing)最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。
添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。
(5)耦合参数(Coupling Parameters)这里面包括6个部分需要设置。
1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。
；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。
使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。
在约束管理器中右键点击Primary Gap，Neck Gap，或者(+/-)tolerance 相应的单元格，在弹出的菜单选择Change 命令，然后点击按钮，即可启动差分计算器 (如下图所示)，差分计算器仅能完成边对边耦合的差分对计算。
差分对规则说明4、管脚对(Pin-Pair)Pin-Pair 代表一对逻辑连接的管脚，一般是驱动和接收。
Pin-Pairs 可能不是直接连接的，但是肯定存在于同一个net 或者Xnet（所谓Xnet 即网络的中间可能串接电阻或者接插件，比如下图中的U1.8 到U3.8 的连接中间经过了一个电阻，即Xnet）。
可以使用pin-pairs 来获取net 或者Xnet 指定的pin-to-pin 约束，也可以使用pin-pairs来获取ECSets 通用的pin-to-pin 约束，如果参考了某个ECSets 会自动定义net 或者Xnet 的pin-pairs。
可以指定 pin-pairs（比如图中的U1.8 、U3.8）或者基于下面的格式直接提取。
当从SigXplorer导入拓扑并应用ECSets 给net，约束管理器基于导入的拓扑文件创建net 或者Xnet 的pinpairs。
• Longest pin-pair• Longest driver-receiver pair• All driver-receiver pairs All Drivers/All Receivers下表中的规则应用于创建Pin-Pair，Pin-Pairs 仅能在以下工作表中创建。
•在对象中一定要存在某个管脚，才能创建相应的 pin-pair；•在 All Constraints 和Timing 工作表中的对象一定要有驱动和接收；• Pin-pair length 如果已经完成走线则是两个管脚之前走线的长度，如果没走线，就是连接两个管脚的鼠线的曼哈顿距离；•约束管理器确定 longest/shortest pin-pair length 是基于驱动和接收，如果没有任何驱动和接收，就考虑Xnet；•对于相对传输延迟约束，仅仅确定 longest pin-pair。
5、Match Group（匹配群组）Match Group 是nets，Xnets 或者pin-pairs 的集合，此集合一定要都匹配（delay 或者length）或者相对于组内的一个明确的目标。
如果delta 值没有定义，组内的所有成员都将是绝对匹配的，并允许有一定的偏差。
如果定义了delta 值，那么组内所有成员将相对匹配于明确的目标网络。
下面的是 Match Group 的必要属性：• Target——组内其他pin-pairs 都要参考的pin-pair 就是目标（Target），可以是默认的也可以是明确指定的pin-pair，其他的pin-pairs 都要与这个目标比较。
• Delta——每个pin-pair 成员与目标pin-pair 的差值，如果没有指定此差值，那么所有成员就需要匹配，如果定义了此值不为0，则此群组就是一个相对匹配的群组。
• Tolerance——允许匹配的偏差值。
5.1 下面用三个例子来说明不同情况下的匹配群组（绝对的和相对的）。
5.2 如何确定target pin pair一旦pin-pairs 中的一对被选择作为目标，其他的pin-pairs 都要与此目标以给定的delta和tolerance 内来匹配。
约束管理器决定目标pin-pairs 的方法如下：•明确指定的 pin-pair。
•如果所有的 pin-pairs 都有delta 值，那么有最小delta 值的网络就是目标。
如果超过一对管脚对有同样的最小的delta 值，那么有最长的曼哈顿长度的网络被选为目标。
•如果所有的管脚对都没有delta 值，那么就没有选择目标，所有的管脚对就进行相互比较。
5.3 相对/匹配的群组规则• Match Group 仅能在Routing 工作簿的Relative Propagation Delay 工作表中的指定。
•可以为整个群组设置相对的/匹配的群组约束，群组中每个成员可以根据要求修改tolerance。
•相对/匹配的群组之间的延迟可以在system 和design 一级设置。
•匹配延迟约束从 14.0 版数据库升级Delta 值为0,暗示所有的群组成员都要匹配一个指定的目标管脚对。
二、电气规则设置1、设置网络的最大最小传输延迟(Min/Max Propagation Delays)，此处以单一网络ADV_C0网络为例(示例中所举数字并非实际情况，此处只为说明而已)●【Net】工作簿中双击【Routing】展开工作表。
在这个工作表中有【Wiring】、【Impedance】、【Min/Max Propagation Delays】、【Total Etch Length】、【Differential Pair】、【Relative Propagation Delay】几种表格。
●点击【Min/Max Propagation Delays】显示相关的表格。
●选择所要设置的网络ADV_C0，在【Prop Delay】列下面的【Min】列，输入最小值“0.9”，注意缺省单位是“ns”，意即ADV_C0上的信号到达任何一个目标最小传输延迟都要有0.9ns。
●按 Tab 键。
在【Pin Pairs】列自动选择了“All Drivers/All Receivers”，也就是说ADV_C0网络上的信号所有的的驱动和接收都被设置了传输延迟。
●在【Prop Delay】列下面的【Max】列，输入最小值“1.1”，注意缺省单位是“ns”，意即所选网络ADV_C0上的信号到达任何一个目标最大传输延迟不能超过1.1ns。
●选中刚才设置的网络ADV_C0，然后在菜单选择【Objects】/【Creat】/【Pin Pair…】命令，进入【Creat Pin Pairs of xxx for propagation delay】对话框。
或者点击右键在弹出的菜单选择【Creat】/【Pin Pair…】命令。
确定【First Pins】和【Second Pins】●点击按钮。
产生的管脚对显示出来，并且继承了网络ADV_C0的设置。
●将【Min】的值从“0.9ns”改为“0.8ns”。
将【Max】的值从“1.1ns”改为“1.0ns”。
（这表示这一对Pin Pair 单独被设定Min/Max Propagation Delays 值。