基于FPGA的Viterbi译码器设计

一
／ 一 、
一 ，一
图２ （ ， １ ）卷 积 码 状 态 图 ２ ，３
结 合状 态 图可 得 出如 图３ 示 的状 态 与 时 间 所
＇ 一／ 一 、
一＼ ，一 一
关 系图 ，称为 网格 图。该 图设 输入 信 息数 目Ｌ ５ ＝， 所 以 画有 Ｌ Ｎ ８ 时 间单 位 （ 点） ＋ ＝个 节 ，图３ 分别 中
并在Ｑ ａｔｓＩ 进行 仿真 。首先 利用 编码 器对 已 ｕｒ 下 ｕＩ
知 的序列 进行 编码 ，产生 这个输 入序 列 的编码 码 字 ，并 对产 生 的编码码 字 进行人 为加 扰 ，用 以验 证 所 设 计 的Ｖ ｔｒｉ 码 器 对 错 误 信 息 的 纠错 能 ｉ ｂ译 ｅ 力 。图５ 示是该 译码 器 的仿真 图 ，对于 图５ 所 ，通
ｔ ａ 司的Ｅ ３ １ ０ ７ ０ ８ 片的 （，１ ）Ｖ ｔｒｉ ｅ公 ｒ Ｐ Ｃ ２Ｆ ８Ｃ 芯 ２ ，７ ｉ ｂ译码 器 ， 同时给 出 了时序 仿真 图。 ｅ
关 键 词 ：卷 积 码 ；Ｖ ｔｒｉ 码 ；Ｆ Ｇ ｉ ｂ译 ｅ Ｐ Ａ
０ 引 言
在 现代 通信 系 统 中 ，要 使信 号 能够 更 可靠 地
法 。它 并不是 在 网格 图上一次 比较所 有可 能 的２
看 出 ，输入 的序 列 与译 码 输 出的序列 一致 ，故 可 证 明Ｖ ｔ ｖ 码器设 计 的正确性 。 ｉ ｒｉ ｅ 译
条 路径 （ 列） 序 ，而 是 接 收一 段 ，就 计算 、 比较 、
选 择一段 最可 能 的码 段 ｆ 支） 分 ，从而使 整个 码序 列达到一个 有最 大似然 函数 的序列 。
第２０ 第５ １卷 年 月 ２ 期 ０ ５ １
瞬跨墓锚盛
Ｖ１ ｏ ｏ２ ． ． Ｎ５ １
Ｍａ ． ２ ０ ｖ ０１
ｄ ｉ Ｏ３ ６ ／ ｉ ｎ１６ － ７ ５ ０ ００ ．１ ｏ： ．９ ９ｊｓ ．５ ３ ４ ９ ． １ ．５０ ４ ｌ ．ｓ ２
基于Ｆ Ｇ 的Ｖｔｒｉ 码器设计 Ｐ Ａ ｉ ｂ译 ｅ
块 。其 中支 路度 量模块 用 于完成译 码 器输入 信 号 与 网格 图上 的可 能路径 信号 的分支 度 量计算 ：加
网格 图 中所 有可 能的路径 也是２ 条 。 设 编译 器送 出 的码序 列 为Ｃ，经过 离 散无 记
比选模 块 主要把 前一个 状态 的路径 度 量与 当前输
码器 的编 出码 为 例 ，来 说 明Ｖ ｔｒｉ 码 的方 法 和 ｉ ｂ解 ｅ 过程 。图２ 所示 是该 码 的状态 图 。
１ 卷 积 码
前 向纠错 （Ｅ ）是 目前 常 用 的一 种 差错 控 制 ＦＣ
方 法 ．在这 种方 法 中 ，发送 端 发送 能够 被 纠错 的
码 ．接 收端 则 在收 到这 些码 后 ，通 过 纠错译 码 器 来 发 现其 中的 错 误 并 自动 纠 正 接 收 码 字 中 的 错 误 。在 前 向纠错 方 法 中 ，卷 积 码及 其Ｖｉ ｒｉ 码 ｔ ｂ译 ｅ
是 常用 的信道 编码 方案 。
卷 积 码通 常 用 （ ，ｋ ）表 示 ，其 中ｎ 输 ｎ ，Ｎ 为 出信 息 比特 ，ｋ 输 入信 息 比特 ，Ｎ为约 束 长度 ， 为 卷 积 码 的 编 码 效 率 为 Ｒ ＝ ／ ， 图 １ 示 为 ｋｎ 所
输 出ｖ １
。。。。。。。。。。 一
过对 比原 始编码 序列 和译 码器输 出 的序列 ，可 以
ｍ ｎｄ ｉ
，
，Ｃｓ ｊ ｌ ， ２ ＝ ， …，乩 ） ２
（） ３
式 中 ， 与Ｇ 是接 收序 列Ｒ与Ｃ序列 的Ｑ 制 ｉ 进
表示 。
Ｖｔｒｉ 法 是 一 种 基 于 最 大 似 然 估 计 的 算 ｉ ｂ算 ｅ
本 文所 设计 的 （ ，１ ）Ｖ ｔ ｂ译 码器 可 在 ２ ，７ ｉ ｒｉ ｅ
（） ２
对 于二进 制 输入 且Ｏ进制 输 出的离 散 无记 忆
Ａ ｅａ 司 的Ｑ ａｔｓ Ｉ ．开 发 环 境下 进 行 设 计 。 ｈ ｒ公 ｕｒ ０ ｕ Ｉ８
信 道 ，实际上就 是寻找 与Ｒ 有最小 软距 离 的路径 ， 而此时 的度量就 是软判 决距离 ：
入端输入 １ 比特 信 息 ，输 出 端 输 出２ 比特 编 码 信 息 ．并分 为上 、下 两路 并行输 出。
纠错码 来 降低信 号 受 噪声 的影 响 ，以 降低 传输 的
误 码 率 。 这 种 方 法 叫做 差 错 控 制 编 码 或 纠错 编 码 ．其 思想 是 在发 送端 的信 息码 元 序列 中增加 一 些 监督 码元 ．这些 监督 码 与信码 之 间有 一 定 的关 系 ．接 收 端可 以利 用这 种关 系 由信 道译 码 器来 发
入信号 的分 支度 量相加 ，以得到该 分 支 的路 径度 量 ．然 后 比较不 同分 支路径 度量 的大 小 ，同时 找 出最 小 的度 量值 ，并更 新该 状态 的度 量值 ，最 后 输 出状 态转 移信 息 ；路 径 管理模块 可 对加 比选 单
元输 出 的状 态转 移信 息进行 处理 ，以便为输 出判 决做准 备 。输 出模块 可根据 幸存路 径 管理单 元 的 输 出进 行输 出判决 ，最后输 出译码 信息 。
ｍ ｘ ｏｂ ，ｃ ｊ ｌ ， ２ ａ ｇＰ ｌ ＿ ＝ ， …， ） ２
，
（） １
经计 算 可得 ，上 式 等价 于 寻找 与 Ｒ 最小 汉 有 明距 离 的路 径 ，即寻找 ： ｍ ｎ Ｉｉ ｊ ｌ ， ２ ｉ ｄ ） ＝ ， …， ｃ ２
Ｊ
４ Ｖ ｔｒｉ 码 器 的Ｆ Ｇ ｉ ｂ译 ｅ Ｐ Ａ实现
现或纠 正错误 的码 元 。
２ Ｖ ｔ ｂ译 码 器 原 理 ｉｒｉ ｅ
近年 来 ，维 特 比算法 具有 很 大 的发 展 ， 目前 在数 字 通 信 的前 向纠错 系 统 中用 的较 多 。Ｖｔｒｉ ｉ ｂ ｅ 译码 的基本 原理 是把 已接 收 到 的序 列与 所有 可 能 的发 送 序列 进行 比较 。选 择 其 中码距 最 小 的一个 序列 作 为发 送序 列 。下 面 以 （，１ ）卷积 码 编 ２ ，３
忆 信 道 传输 后 送 入译 码 器 的是 序 列Ｒ，Ｅ 信 道 是 错 误序 列 ，则 有 ：Ｒ Ｃ Ｅ ＝ ＋ 。译码 器 根据 接收 序列
Ｒ，可 以按 最大 似然 估计 准 则来 找 出编 码 器在 网 格 图上 所 走 过 的路 径 。这 个 过 程 就 是 译 码 器 计 算 、寻找 的最大 似然 函数 ：
Ｍａ ． ２ ０ ｖ ０１
２ １ 年５ ００ 月
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图 ４ Ｖｉ ｒ ｉ 码 器 的 原 理 框 图 ｔ ｂ译 ｅ
由 图４ 见 ，Ｖ ｔｒｉ 码 器 大 致 可 以 分 为 四 可 ｉ ｂ译 ｅ
个 部 分 ：支 路 度 量 模 块 （ ＭＵ 、加 比选 模 块 Ｂ ） （Ｃ ） Ａ Ｓ、幸存 路径 管理 模块 （ＭＵ Ｓ ）和输 出产 生模
王 连 成
（ 西安 电子科技 大学 电子工程 学院 ，陕西 西安 ７ ０７ ） １０ １
摘 要 ：卷 积 码及 其Ｖ ｔｒｉ ｉ ｂ译码 是 现 代 通信 系统 中 常 用的 一 种 信 道 编 码 方 法 。 文 中介 绍 了 ｅ
Ｖｔｒｉ 码 算 法的原 理 ，分析 了Ｖ ｔｒｉ ｉ ｂ译 ｅ ｉ ｂ译码 器 的结 构 ，然后 用Ｖ ｒ０ 语 言 设计 了一种 基 于Ａ － ｅ ｅｉ ｇ ｌ １
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图５ Ｖｉ ｒｉ ｔ ｂ译码 器的 仿 真 波形 图 ｅ
Hale Waihona Puke ４ ０电 子元 器 件 盔 用
２ １ ． Ｗ ． ｄ ｃ ０ ０５ Ｗ Ｗｅ ａ ｎ ｃ
标 以０ ７ 至 。设 编 译 器从 ａ 态 开 始 运 作 。该 网格 状
输出ｖ ２
图１ （， １ ）卷积 码 编 码 器 框 图 ２ ，７
收稿 日期 ： ０ ９ ２ １ ２ ０ —１ — ｌ
图 的每 一 条 路 径都 对 应 着 不 同的 输人 信 息 序 列 。
由于 所有 的 可能输 入 信息 序列 共有 ２ 个 ，因而其 “
ｗ ｗｅｄ．ｎ ２ １． 电 子 元 器 件 主 用 ３ ｗ ． ａ ００ ｃ ｃ ５ ９
第 １卷 ２
第５ 期
电子元 器 件壶 用
Ｅ ｅ ｔｏ ｉ ｍｐ ｎ ｎ ＆ Ｄｅ ｉｅＡｐ ｌ ａｉｎ ｌ ｃｒ ｎｃＣｏ ｏ ｅ ｔ ｖｃ ｐｉ ｔ ｓ ｃ ｏ
Ｖ０ ．２ Ｎ ． １ ｏ５ １
在 信道 中传 输 ，往 往需 要我 们 在信 道 编码 中采 用
ｆ，１ ）卷积码 的编码器 框 图。 ２ ，７ （ ，１ ）卷 积 码 编 码 器 由６ 延 时 器 （ １ ２ ，７ 个 图
中的Ｄ模 块 ，可用 寄 存 器 实 现）和 两 个模 二 加法
器组 成 ．它 的编 码 约束 度 为７ ，码 率 为 １２ ／ ，即输
５ 结 束语
本文 通过在 Ｑ ａｔｓ Ｉ ．下对 基 于Ｅ Ｇ ｕｒ ０ ｕ Ｉ８ Ｐ Ａ芯片
３ Ｖ ｔｒｉ 码 器 的 结构 ｉ ｂ译 ｅ
由 以上 分 析 可 以得 出如 图４ 示 的Ｖｔｒｉ 所 ｉ ｂ译 ｅ 码器 的原理框 图 。
ｌｍ ｅ ｉ
Ｅ ３ １０ ７ ０ ８ 行Ｖ ｔ ｂ译码 器 进 行 了设 计 与 Ｐ Ｃ ２ Ｆ ８Ｃ 进 ｉ ｒｉ ｅ 验证 。结 果 表 明 ，本设 计 中 的Ｖｉ ｒｉ ｔ ｂ译码 器 能够 ｅ 正确 地进行译 码输 出 。