HSPICE与CADENCE仿真规范与实例..
电路模拟实验专题
实验文档
一、简介
本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。
SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。
参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。
二、Spice基本知识(2)
无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。
首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。
*Output Characteristics for NMOS
M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0
VDS 2 0 5
.op
.dc vds 0 5 .2 Vgs 1 3 0.5
.plot dc -I(vds)
.probe
*model
.MODEL MNMOS NMOS VTO=0.7 KP=110U
+LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
描述的仿真电路如下图，
图2-1 MOS管输入输入特性仿真电路图
得到的仿真波形图如下图。
从这个简单的spice程序中可以知道spice电路描述的主要组成部分。
（1）标题和电路结束语句
在输入的电路描述语句中输入的第一条语句必须是标题语句，最后一条必须是结束语句。在本例中，
*Output Characteristics for NMOS ←标题
……
…. …
.end ←结束语句
（2）电路描述语句
电路描述语句描述电路的组成和连接关系，包括元器件、激励源、器件模型等描述，另外，如果电路是层次化的，即包含子电路，电路描述部分还包括子电路描述（.subckt）。
在描述元器件时，要根据类型，采用不同的关键字作为元件名的第一个字母，元器件关键字见下表。如本例中，NMOS管的描述为：
M1 2 1 0 0 MNMOS w=5u l=1.0u
表示的意思为：
元器件关键字x D G S B 模型名宽=xx 长=xx 其中D：漏结点；G：栅结点；S：源结点；B：衬底结点。
器件模型描述电路中所使用的器件的spice模型参数，语句为.model。如在本例中，.MODEL MNMOS NMOS VTO=0.7 KP=110U
+LAMBDA=0.04 GAMMA=0.4 PHI=0.7
其中MNMOS为模型名，以便在元器件调用时使用，NMOS为模型的关键字。
激励源说明供激励用的独立源和受控源，比如：V: 独立电压源；I: 独立电流源；
E: 电压控制电压源；F: 电流控制电流源；G: 电压控制电流源；H: 电流控制电压源，等等。
（3）分析类型描述语句
分析类型描述语句说明对电路进行何种分析。比如，直流工作点（.op），直流扫描分析（.dc），交流分析（.ac），噪声分析（.noise），瞬态分析（.tran）等等。
（4）控制选项描述语句
控制选项用于描述spice仿真时的相关控制选项，一般在.option内进行设置，另外还有打印及输出控制选项（.print、.plot、.probe）等等
现将整个spice程序例子标注如下：
*Output Characteristics for NMOS ←标题
M1 2 1 0 0 MNMOS w=5u l=1.0u ←元器件描述
（模型名为MNMOS的场效应MOS管M1，
漏结点2、栅结点1、源结点0、衬底结点0，
栅宽5um，栅长1um）
VGS 1 0 1.0 ←激励源描述
（连接在1和0结点之间的1V独立电压源）VDS 2 0 5 ←激励源描述
（连接在2和0结点之间的5V独立电压源）
.op ←分析类型描述，直流工作点分析
.dc vds 0 5 .2 Vgs 1 3 0.5←分析类型描述，直流扫描分析
（V GS从1V变化到3V，步长为0.5V；
V DS从0V变化到5V，步长为0.2V）
.plot dc -I(vds) ←控制选项描述，打印声明
.probe ←控制选项描述，打印输出
*model
.MODEL MNMOS NMOS VTO=0.7 KP=110U ←器件模型描述，定义模型名为MNMOS +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 的NMOS类型的模型
.end ←结束语句
三、Hspice电路仿真（1+3）
HSPICE的输入网表文件通常为.sp文件，输出文件有运行状态文件.st0、输出列表文件.lis、瞬态分析文件.tr、直流分析文件.sw、交流分析文件.ac等，输出文件有运行状态文件.st0和输出列表文件.lis在每次hspice运行后均有出现，其他的输出文件视spice程序中选择的分析类型而出现，并且可以在波形显示工具中显示，如Avanwaves、cosmos scope等。
输入spice网表（程序）文件和库输入文件能够由一个线路网表转换器或用一个文本编辑器产生。
1.写输入网表文件的规则
输入网表文件的第一个语句必须是标题行，最后一个语句必须是.END语句，它们之间的语句次序是随意的，除非是续行（行首有“＋”的行）必须接在要接下去的行后面。注释行以*打头，可加在文件中的任何地方。
2. 输入文件的编辑
(a)HSPICE 采用自由格式输入。语句中的域由一个或多个空格，一个Tab，一个逗号，一个等号或一个左/右圆括号分开。
(b)除UNIX 系统中的文件名外，不予区分大写或小写字母。
(c)每行语句长度限于80 个字符以下。
(d)一个语句如在一行写不下，可以用续号继续下去。续行以“+”作为第一个非数值、非空格字符。
(e)输入网表文件不能被“打包”，也不能被压缩。
(f)输入网表文件中不要采用特殊的控制字符。
图3-1 Hspice的模拟流程
1、工具的使用
Hspice可以采用命令行或图形界面的方式执行，命令行的方式如下，
hspice <输入文件>
不生成lis文件，lis文件的内容打印到屏幕上。
hspice –i <输入文件> -o <输出文件名>
生成以输出文件名命名的lis文件。
相对方便的方式是采用图形界面的方式，如下
图3-2 hspice仿真图形界面
按Simulate执行仿真，之后，采用Avanwaves或Cscope来显示波形，分别如下，
图3-3 Avanwaves波形查看软件界面
图3-4 Cosmos Scope波形查看软件界面
2、基本电路分析
下面以下图所示的电路为例子，说明hspice的基本仿真方法。
图3-5 一个基本的共源级放大器的例子
此电路为共源级放大器，负载为电流源，电流源采用电流镜实现，偏置为电阻与电流镜实现的简单偏置。各结点号已标注在图中，其中GND的默认结点号为0结点。
2.1直流仿真
图中电路的直流仿真spice程序如下，
* DC analysis for AMP
M1 2 1 0 0 MOSN w=5u l=1.0u
M2 2 3 4 4 MOSP w=5u l=1.0u
M3 3 3 4 4 MOSP w=5u l=1.0u
R1 3 0 100K
CL 2 0 5p
Vdd 4 0 DC 5.0
Vin 1 0 DC 5.0
.op
.dc Vin 0 5 0.1
.plot dc V(2)
.probe
.option list node post
*model
.MODEL MOSN NMOS VTO=0.7 KP=110U
+LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.MODEL MOSP PMOS VTO=-0.7 KP=50U
+LAMBDA=0.05 GAMMA=0.57 PHI=0.8
.end
.op是分析直流工作点的语句。此语句在进行电路直流工作点计算时，电路中所有电感短路，电容开路。值得注意的是，在一个HSPICE 模拟中只能出现一个.OP 语句。
.dc 是直流扫描分析。该语句规定了直流传输特性分析时所用的电源类型和扫描极限。
在直流分析中，.DC 语句可进行
a. 直流参数值扫描
b. 电源值扫描
c. 温度范围扫描
d. 执行直流蒙特卡罗分析（随机扫描）
e. 完成直流电路优化
f. 完成直流模型特性化
.DC 语句具体格式取决于实际应用需要，下面给出了最常用的应用格式：
.DC var1 START=start1 STOP=stop1 STEP=incr1
在本例中，
.dc Vin 0 5 0.1，
输入端的电压源Vin从0V变化到5V，步长为0.1V。
.DC语句可以采用嵌套的形式，比如，
.DC var1 START=start1 STOP=stop1 STEP=incr1 var2 START=start2 STOP=stop2 STEP=incr2 下面是做温度扫描的例子，
.DC TEMP -55 125 10
下图是此电路的直流扫描结果。可见在1~1.12V区域内是此放大器的高增益区。
2.2交流仿真
图中电路的交流仿真spice程序如下，
* AC analysis for AMP
M1 2 1 0 0 MOSN w=5u l=1.0u
M2 2 3 4 4 MOSP w=5u l=1.0u
M3 3 3 4 4 MOSP w=5u l=1.0u
R1 3 0 100K
CL 2 0 5p
Vdd 4 0 DC 5.0
Vin 1 0 DC 1.07 AC 1.0
.op
.ac DEC 20 100 100MEG
*.plot ac VDB(2) VP(2)
.probe
.option list node post
*model
.MODEL MOSN NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.MODEL MOSP PMOS VTO=-0.7 KP=50U +LAMBDA=0.05 GAMMA=0.57 PHI=0.8
.end
交流仿真结果
2.3瞬态仿真
图中电路的瞬态仿真spice程序如下* TRAN analysis for AMP
M1 2 1 0 0 MOSN w=5u l=1.0u
M2 2 3 4 4 MOSP w=5u l=1.0u
M3 3 3 4 4 MOSP w=5u l=1.0u
R1 3 0 100K
*CL 2 0 5p
Vdd 4 0 DC 5.0
Vin 1 0 DC 1.07 sin(2 2 100KHz)
.op
.tran .1u 10u
*.plot tran V(2) V(1)
.probe
.option list node post
*model
.MODEL MOSN NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.MODEL MOSP PMOS VTO=-0.7 KP=50U +LAMBDA=0.05 GAMMA=0.57 PHI=0.8
.end
大信号瞬态仿真结果：
改为小信号时，注意偏置值的选取。
Vin 1 0 DC 1.07 sin(1.07 0.0001 100KHz)
通过瞬态仿真，可见小信号增益为50倍，约为34dB，和AC仿真结果进行对照，看以发现结果是一致的。同样，相位的结果也是一致的。
2.4 练习
采用本实验提供的某工艺的BSIM模型文献（mix025_1.l）对上述电路的上述分析分别
重新进行仿真，并总结出仿真结果。
提示：模型文件可以采用.lib 在仿真文件里进行引用。
注意：由于更换的模型参数，即更换了工艺，因此电路的性能参数发生了变化，特别要注意的是输入偏置的设置。
四、Spectre电路仿真（1+3）
Cadence公司的Spectre仿真器的实质和HSPICE等spice仿真软件是一样的，但由于集成了cadence的ADE仿真集成环境，可以在图形界面下操作，使用更为方便和直观一些，比如，不用写spice的网表程序，可以在schematic view中绘制电路图。
这里仍以图3-5的电路作为例子，讲解工具的使用和基本电路分析的方法。
1、工具的使用
1.1 编辑电路图（schematic）
启动cadence的设计环境平台，在命令行提示符($)下执行，
$ icfb &
首先建立一个设计库，tools -> library manager，File -> New -> Library,
在Name内添上lab1，ok后，选择Don’t need a techfile，然后ok。
这样就建立了一个设计库。这里之所以不选择编译techfile，是因为我们只进行电路的设计和仿真，如果还有设计电路的版图，则根据选择的工艺厂家的techfile来进行编译。
然后，在设计库里建立一个schemtic view，在Library Manager菜单New-> cell view，
填入amp1，view name选schematic，然后ok，则会出现电路图的编辑界面。
插入元器件，选择analogLib中的nmos4 、pmos4、res、cap等器件。
形成如下电路图，然后check and save，如下图。
下面做这个放大器的symbol，Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol 编辑界面。按照需要编辑成想要的符号外观，如下图。保存退出。
下面建立仿真的电路图cut_amp1。方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogLib库中的电压源、（正弦）信号源等之外，将此放大器（lab1
中的amp1）调用到电路图中，如下图。
下图是添加输入激励源的设置。
在schematic编辑界面，选择Tools-> Analog Environment，出现Virtuoso Analog Design Environment (ADE)，如下图
在ADE中，设置仿真器、仿真数据存放路径和工艺库，具体地，
setup->Simulator/Directory/Host…中选择simulator为spectre，project Directory改为./simulation。Setup->Model Libraries中Model Library File 找到sm046005-1j.scs文件填入，section部分填typical，如下图，按add，然后ok。
Variables->copy from cellview, 则电路中的变量出现在ADE中Design V ariable一栏中，如下图，
至此工具的初步使用已经进行了简单的介绍，下面结合具体的基本电路仿真进行介绍。
2、基本电路分析
2.1直流仿真
结合上面例子，首先设计仿真电路中的变量，vpower=3，vbias=1，va=2，f0=100K。然后选择Analyses->choose，在analysis一栏中选dc，在DC Analysis中选中Save DC operating Point；在sweep Variable中选中Design Variable，variable Name填vbias，在sweep Range，start 选0，stop选3，然后ok。
然后，simulation->Netlist and Run，运行仿真。
再后观察仿真波形，这里有两种波形查看工具，一种是WaveScan，一种是AWD。在
session->options中进行设置。这里选择AWD。在tools中选择calculator。如下图，
形，
可见输入偏置在772.5mv~903.7mv的范围内存在一个高增益区，因此输入偏置应设置在这个区域内，改vias从1v到0.86v。
由于在做直流仿真时也选择了Save DC operating Point，因此可以查看电路的工作点，在calculator中按vdc，同时选中Evaluate buffer，比如查看out的电压工作点。也可以查看器件的工作状态，按op，然后在电路中选择需要查看的器件，如I0/M1的vth。
2.2交流仿真
后选择Analyses->choose，在analysis一栏中选ac，注意此时vbias已经选择到了0.82v。Sweep Variable选Frequency，Sweep Range 选1~100M，按ok。
(完整版)HSPICE与CADENCE仿真规范与实例..
电路模拟实验专题 实验文档
一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
Cadence-Design-entry-HDL-教程(汇编)
Design entry HDL 教程 Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。 在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。 在此教程中，我们将比较详细的介绍concept的使用。 在concept中有两种操作模式：post-select和pre-select。在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。（后续章节，我们将会具体介绍） Concept在整个PCB设计流程中所处的位置： 在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。 在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。
本教程包含三大章节： 第一章：创建一个项目 在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。 第二章：原理图的绘制： 在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。 第三章：原理图绘制的高级应用： 在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目 内容概要： ●第一节概念 1、什么是库 2、什么是cds.lib file 3、什么是project file ●第二节创建一个项目（project） ●第三节用project setup 来增加库 第一节概念 在cadence中，一个project包含如下的对象： 1、涉及到的库； 2、本地库（design libraries） 3、Cds.lib 文件 4、Project file（.cpm） 接下来，将详细介绍 什么是库？ 从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。原理图中，我们需要元件的符号，如果需要仿真，我们就需要元件的电器模型参数，在PCB Layout阶段，我们则需要元件的PCB Footprint。在设计的不同阶段，我们把每个阶段软件所需要的同一类型元件（符号、模型或PCB Footprint）组织在一起，就构成了库。 ◎Schematic libraries
Cadence从原理图到PCB
Cadence从原理图到PCB的流程图： 一．原理图 1．建立工程 2．绘制原理图 3. 生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate;再进行DRC检测。DRC之后可以尝试去生成网络表了，在工程管理界面下，选Tools--Create Netlist， 二．PCB 1. 打开PCB Editor，在弹出的对话框中选择Allegro PCB Design GXL（legacy），然后点击Ok进入PCB编辑器。接下来就是利用向导建立电路板了，包括确定板子的大小、层数、形状等等参数。 File-new 在弹出的对话框中的Drawing Type选择Board（wizard），然后确定文件名，Browse存盘路径等，最后点Ok进入向导。
注意：板子的路径应该和前面生成网表的路径保持一致。 2．导入网络表 接上一个步骤，将网络表导入到刚建好的PCB中。 在此之前还有一个很重要的工作要做，就是指定PCB封装的路径。点击Setup--User Preferences，在弹出对话框中的Categories中选中Design_paths，分别为padpath和psmpath指定路径，即将PCB元件封装路径添加到padpath和psmpath中，以告知Allegro从指定的路径寻找封装。
元件的PCB封装需要自己做或是直接用别人做好的，封装准备好后往PCB 中导入网络表，点击File--Import--Logic，在Import directory中指定在原理图部分生成的网络表文件路径，其他设置使用默认值即可，点击Import Cadence即可导入网络表。 3.叠层设计，规则设定，布局布线 暂时简单描述下元件的放置，布局，布线，具体的叠层设计，设计规则等后面再详细补充
Cadence仿真简介
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
cadence仿真流程
第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
CADENCE从原理图到PCB步骤(精)
CADENCE从原理图到PCB步骤 一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size 中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘； 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate （注解），在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 6）一些细节： 画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的网络标号的。
CADENCE仿真步骤
Cadence SPECCTRAQuest 仿真步骤 [摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。 [关键词]板级电路仿真I/O Buffer Information Specification（IBIS） 1 引言 电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。 传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。 同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。 下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
Cadence原理图设计简介
原理图设计简介 本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 所用的文件库 信息。 Design directory 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图： cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib 点击下一步 Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。 其中：libcdma 目录为IS95项目所用的器件库。 libcdma1目录为IS95项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下， 即：D：\libcdma , D：\libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击Setup 点击Edit 编辑cds.lib文件。添入以下语句: define libcdma d:\libcdma define libcdma1 d:\libcdma1 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
cadence原理图设计规范
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
Cadence IC设计教程
实验一、Virtuoso Schematic Editor 实验目的：掌握电原理图（schematic）设计输入方法。 边学边做 [1]启动IC Design 软件: 开机后运行Exceed进入服务器SOLARIS登录界面，输入用户名和密码 （由系统管理员提供）； 点击一下cpu disk菜单项上方的三角箭头，点击This Host出现Terminal窗口,(或点击Console 出现Console窗口)； cp /eva01/cdsmgr/ training_IC_data/SchemEd.tar . （提醒：最后是个小点，稍等） tar vxf SchemEd.tar （稍等） cd adelabic5 icfb &(或icms &，你知道后缀&的作用吗？在UNIX命令后加&表示后台运行) 若出现“What’s New”窗口，关掉它。 出现“icfb-log：/…”窗口（CIW：Command Interpreter Window）了吗？ [2]建立新库、新单元以及新视图（view）: 在CIW中，File->New->Library， 在弹出的“New Library”窗口，Name栏中：mylib 选中右下方：* Don’t need techfile OK 查看CIW窗口：Tools->Library Manager，在Library中应有mylib，单击它。 在Library Manager 窗口，File->New->Cellview， 在弹出的“Create New File”窗口Cell Name栏中，nand2 Tool栏中，选Composer-Schematic OK [3]添加元件（实例instance） 在弹出的“Virtuoso Schematic Editing:…”窗口中，左边为工具栏，选instance图标（或i）单击“Add instance”窗口Library栏最右侧Browser, 弹出“Library Browser-…”窗口，Library选analogLib，Cell选nmos4, View选symbol 鼠标回到“Add instance”窗口，Model name栏：trnmos, width: 3.0u , Length: 0.5u，Hide 在“Virtuoso Schematic Editing:…”窗口, 鼠标左键单击一次，间隔一定距离再单击一次，这样就增加了2个nmos4元件，ESC（试一试：先选中一个元件，再q，查看/改变属性）。 仿照上述方法，增加pmos4元件。在“Add instance”窗口，Model name栏：trpmos, width: 2.0u , Length: 0.5u；放置2个pmos4，ESC。（试一试热键f，[，]的功能） [4]添加管脚（PIN）
cadence软件介绍
1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性
Cadence-原理图批量修改元器件属性
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
步骤2：将期修改一下，去掉一些不必要的几行，和不必要的列“item”和”quantity”修改后应该是这样。 步骤3：根据自己的想法，修改BOM的具体内容，注意，Reference这一列一定不能修改。
这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接 修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单
Cadence软件介绍
Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向
电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：