第6章-时序逻辑电路-课后答案

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v第6章时序逻辑电路

/Z
000 /1 101 /0 110
图6-2-2 例6-1电路状态转移图
10
(4) 画工作波形图
CP
Q1 0
1
1
0
0
1
0
Q2 0
0
1
1
1
0
0
Q3 0
0
0
0
1
1
0
Z0
0
0
0
0
1
0
图6-2-3 例6-1工作波形
(5) 功能归纳
每经过６个脉冲，电路状态循环一次，且输出一个高电平。该时序逻辑电路是6分频器。
分析图6-1-1所示时序电路。
T触发器状态方程： Qn1 [T 'Qn T 'Qn ] CP [ X Qn XQn ] CP 输出方程：
X
Q 1T
C1 CP
&
Z
&
T'
Z Qn X CP
图6-1-1 简单时序电路
3
由T触发器的状态方程和电路的输出方程，可以画出电路的
串行输出
演示
启动 CP
1 2 3 4 5 6 7 8 9 10
串行输出
DI6 DI5 DI4 DI3 DI2 DI1 DI0 DI6 DI5 DI4
A
25
启动、取样
移存、串出
取样移存、串出
集成4位双向移位寄存器 CT54194/CT74194
表6-2-5 CT54194/CT74194 功能表
CR M1 M0 CP DSL DSR D0 D1 D2 D3 Q0 Q1 Q2 Q3 功能
D1
2,3D
Q1
D2
Q2

第6章时序逻辑电路

J 和 K 接为互反，相当于一个D触发器。时钟相连是同步时序电路。
电路功能：有下降沿到来时，所有Q端更新状态。
2、移位寄存器在计算机系统中，经常要对数据进行串并转换，移位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器也就理解了，因位左右本身就是相对的。实际上，左右移位的区别在于：N触发器的D端是与 Q N+1相连，还是与Q N-1相连。
第六章时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以配合，完成特定的时序功能。所以说，时序电路是由组合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电路入手，然后进行时序逻辑电路的简单设计。
状态化简、分配
用编码表示给各个状态
选择触发器的形式
确定各触发器输入的连接及输出电路
NO 是否最佳？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步：状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110

电子科技大学数字逻辑第六章习题答案

00
01 11 10 1 d 0 d d d d d
d
d
d
1
d
d
d
d
K1 Q0C 00 01 11 10 Q 2 Q1
00 01 d 0 0 d d 0 d 1 0 d 0 1
11
14
10
d
d
d
d
J1 Q0C 00 01 11 10 Q 2 Q1
00
J1 Q2 C
1 d
0 d
d d
d d
01 11 10
X
Q2n
Q1n
Q2n+1 Q1n+1
Z
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
1 0 1 0 1 0 1 0
0 0 0 1 1 0 0 0
(3) 状态转换图
X/Z 0/0 1/0
00 0/1 1/1 11
01
1/0 1/0
J 3 X Q1Q2、K 3 1 J 2 Q3 ( X Q1 )、K 2 X Q1 J1 X Q3、K1 Q2 Z X Q3
电路图省略
20、试用JK触发器设计一个六进制减法计数器。
000
/1
/0
001
/0
010 /0
101
/0
100
/0
011
Q3n 0 0 0 0 1 1 1 1
J 2 Q1 Q0 C
01 11 10
d
d
d
d
K2 Q0C 00 01 11 10 Q 2 Q1
00 d d d d

第6章时序逻辑电路(sequential logic)

第6章时序逻辑电路（Sequential Logic）Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。

在VHDL中，sequential logic一般都会写在process之中，下面会将process 的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。

6-1 Process的语法结构Process是sequential logic必须使用的语法，以下是process的语法结构。

[ Label ： ]process[(sensitivity list)]Declaration Zone；begin ．process Body Zone；end process [Label]；在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。

Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。

否则让人看后更迷糊的1abel还不如省略的好。

在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。

在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。

在begin之后的则是process要处理信号的区域，也是整个process的核心区域。

当完成信号状态的设定后，要有end process作为一个process的结束。

若之前使用了1abel的话，在end process之后还要把label补上。

以下是一个没有特别声明的process。

ARstDFF : process (rst, clk)beginif rst = ‘0’ thenq <= ‘0’;elsif clk =’1’ and clk’event thenif ce = ‘0’ thenq <= d;end if;end if;end process ARstDFF;在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。

数字逻辑第六章异步时序逻辑电路

第六章异步时序逻辑电路
6.1 脉冲异步时序逻辑电路
6.1.1 概
一、结构
述
脉冲异步时序电路的一般结构如下图所示。
图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。
第六章异步时序逻辑电路
二、输入信号的形式与约束 1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转; 3.输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来; 4.不允许两个或两个以上输入端同时出现脉冲。对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。
x1 x2 Z
第六章异步时序逻辑电路
例2
X2
A/0 X2
X1 X2 X1 X2
B/0 X1
D/1
X1
C/0
第六章异步时序逻辑电路
例2
X2
A/0 X2 X1 X2 X1 X2 B/0 X1 X1 Present Next state output state X1 X2
D/1
C/0
Y1
Y2
0
1 D C
D2
& ≥1
Q2 C2
Q2
D1 X1
≥1 C1
Q1
X2
Q1
第六章异步时序逻辑电路
例2 用T触发器作为存储元件，设计一个异步模8加1计数器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲。解由题意可知，该电路模型为Mealy型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表设电路初始状态为“000”，状态变量用y2、y1、y0表示，可作出二进制状态图如下。

南邮数电-第6章时序逻辑电路(6)

3.序列码发生器结构类型
(1) 计数型 (2) 反馈移存型
2013年7月15日星期一
第六章时序逻辑电路
5
二、计数型序列码发生器的设计
组合逻辑 … Qn Qn-1 模M计数器图6.6.1 计数型序列码发生器的结构图 1.已知序列码
2013年7月15日星期一第六章时序逻辑电路 6
f1 fm
… Q1
二、非m序列码发生器的设计
A.M=2 的序列码发生器的设计
例 6.6.4 设计M=16的序列码发生器。解:(1)触发器的级数 n = 4
n
(2)修改D1的表达式，把0000纳入M=15的m序列
码发生器的状态转移图中 1000→0000→0001 D1 = ？
2013年7月15日星期一
第六章时序逻辑电路
74161
D2 D1
1 CP
1 1 1 1 0 1 0 1
F
图6.6.3 用74161和74151构成的序列码发生器
2013年7月15日星期一第六章时序逻辑电路 9
2.已知序列长度设计步骤：a、先构造一个满足长度要求的序列码 b、然后就按已知序列码进行设计即可计数型序列码发生器的缺点：存在冒险现象即毛刺（尖脉冲）时序电路中毛刺的危害要远比组合电路中的危害大得多。因此计数型序列码发生器使用得很少。
1.概念序列码：周期性重复出现的一串数码称为序列码。例：10110 10110 …… 序列长度：一个周期内数码的个数称为序列长度。序列码发生器：产生序列码的电路。
2013年7月15日星期一
第六章时序逻辑电路
4
2.用途
（1）数字系统中的同步信号
（2）信道均衡中的训练序列信号

时序逻辑电路习题解答解读

自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。

A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。

A．RS⋅=．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。

假定锁存器的初始状态为0。

XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。

A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。

A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。

实现AQQ nn+=+1的电路是。

A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。

实现n n Q Q =+1的电路是。

CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。

输出端Q 所得波形的频率为CP 信号二分频的电路为。

1A ．B ．C ．D ．图T4.89．将D 触发器改造成TTQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是。

A ．清0B ．置1C ．接收时钟脉冲D ．清0或置1 11．米里型时序逻辑电路的输出是。

A ．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是。

A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关13．用n只触发器组成计数器，其最大计数模为。

A．n B．2n C．n2D．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A．01011B．01100C．01010D．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。

数字电子技术第六章时序逻辑电路

___ __
Qn1 J Qn K Qn
n 1
则求 Q2 时应得
___
n 1
Q2
a
Qn 2
Q2n
两式相比得
J ,
__
K
第六章时序逻辑电路
故
___
Q n1 2
x Q2n
xQ1nQ2n
J2 x
_____
K2 xQ1n
___
Q1n1 xQ2n Q1n xQ1n
__
J1 xQ2n K1 x
第六章时序逻辑电路
由图 6 - 15(a)~(d)可得
___ ___
Q4n1 Q1nQ2nQ3n Q4n Q1n Q4n
___ ___
___
Q3n1 Q1nQ2n Q3n Q1n Q3n Q2n Q3n
___ ______
Q1nQ2n Q3n Q1nQ2n Q3n
___ ___ ___
Q2n1 Q1n Q4n Q2n Q1n Q2n
___
Q1n1 Q1n
第六章时序逻辑电路
由此得各触发器的激励函数为
J 4 Q1nQ2nQ3n
J3 Q1nQ2n
第六章时序逻辑电路
根据方程可得出状态迁移表，如表 6 - 2 所示，再由表得状态迁移图，如图 6 -5 所示。
表 6 – 2 例 2 状态表
Q3n
Q2n
Q1n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n1 3
0 0 0 1 0 0 0 0

《数字逻辑》(第二版)习题答案第六章

习题六1分析图1所示脉冲异步时序逻辑电路。

(1) 作出状态表和状态图；(2) 说明电路功能。

图1解答(1)该电路是一个Mealy型脉冲异步时序逻辑电路。

其输出函数和激励函数表达式为(2)电路的状态表如表1所示，状态图如图2所示。

图2(3) 由状态图可知，该电路是一个三进制计数器。

电路中有一个多余状态10，且存在“挂起”现象。

2 分析图3所示脉冲异步时序逻辑电路。

(1) 作出状态表和时间图；(2) 说明电路逻辑功能。

图3解答○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状○2电路状态表如表2所示，时间图如图4所示。

表2图4○3 由状态表和时间图可知，该电路是一个模6计数器。

3 分析图5所示脉冲异步时序逻辑电路。

(1) 作出状态表和状态图； (2) 说明电路逻辑功能。

图5解答○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为○2该电路的状态表如表3所示，状态图如图6所示。

图6○3该电路是一个“x1—x2—x3”序列检测器。

4分析图7所示脉冲异步时序电路，作出时间图并说明该电路逻辑功能。

图7解答○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状态。

激励函数表达式为○2电路次态真值表如表4所示，时间图如图8所示。

图8○3该电路是一个模4计数器。

5 用D触发器作为存储元件，设计一个脉冲异步时序电路。

该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下输出端Z 产生一个借位脉冲，平时Z 输出0。

解答○1设状态变量用y 2y 1y 0表示根据题意，可作出三位二进制减1计数器的状态转移表如表5所示。

○2 分析表5所示状态转移关系，可发现如下规律：● 最低位触发器的状态y 0只要输入端x 有脉冲出现便发生变化，即每来一个输入脉冲，触发器产生一次翻转。

因此，可令该触发器时钟端信号C 0=x ，输入端信号00y D =。

第6章时序逻辑电路设计详解

IF rising_edge(clk) THEN ... END IF；
第6章时序逻辑电路设计
当所定义的数据类型为BIT时，用“clk='1' AND clk 'event”肯定没有问题，因为BIT型数据的取值必然是 “ 0” 与 “ 1” 中取其一。而当所定义的数据类型为 STD_LOGIC 时，用边沿检测函数则更加合适，因为 STD_LOGIC是一个9值类型，“clk='1' AND clk 'event” 并不能把该类型数据的所有边沿变化全部表达出来。
(11) 修改错误：针对Massage-Compiler窗口所提供的信息修改电路文件，直到没有错误为止。
(12) 保存并编译：选取窗口菜单 File→Project→Save&Compile，即可进行编译，产生 dff_g .sof烧写文件。
第6章时序逻辑电路设计
(9) 选择实际编程器件型号：选取窗口菜单 Assign→Device, 出现对话框，选择ACEX1K系列的 EP1K30TC144-1。
第6章时序逻辑电路设计
(3) 指定项目名称，要求与文件名相同：选取窗口菜单File→Project→Name, 键入文件名dff2(程序二则键入dffe_v)，单击OK按钮。这一步也可直接按常用工具栏的按钮。
(4) 选择实际编程器件型号：选取窗口菜单 Assign→Device, 出现对话框，选择ACEX1K系列的 EP1K30TC144-1。
(5) 引入元件DFFE：选取窗口菜单Symbol→Enter Symbol，在\Maxplus2\max2lib\prim处双击，在Symbol File菜单中选取DFFE或直接键入DFFE，单击OK按钮。 (双击空白区域也可进入Enter Symbol对话框。)

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第六章时序逻辑电路【题 6.3】分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。

1J1KCLKCl1J1KCl1J1KCl

FF1FF2FF3

Q2Q

图P6.3 【解】驱动方程: 11323131233J=K=QJ=K=QJ=QQ;K=Q 输出方程:3YQ 将驱动方程带入JK触发器的特性方程后得到状态方程为:

n+11313131

n12121221n+13321QQQQQQQQQQQQQQQQQQ







电路能自启动。状态转换图如图A6.3 【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A为输入逻辑变量。

000001010110101011100

1111001

Q3Q2Q1

图A6.31DCl1DCl

CLKFF1FF

图P6.5 【解】驱动方程: 1221212()DAQDAQQAQQ

输出方程: 21YAQQ 将驱动方程带入JK触发器的特性方程后得到状态方程为: n+112

n+1212()QAQQAQQ





电路的状态转换图如图A6.5

00011110010101

0000

图A6.5Q2Q1YA

【题 6.6】分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A为输入变量。 1J1KCl1J1KCl1CLKAY

FF1FF2

图P6.6 【解】驱动方程: 112211JKJKAQ 输出方程: 1212YAQQAQQ 将驱动方程带入JK触发器的特性方程后得到状态方程为: n+111

n+1212

QQQAQQ





电路状态转换图如图A6.6。A＝0时作二进制加法计数，A＝1时作二进制减法计数。

11010010

1001000001

0011

图A6.6

Q2Q1

【题 6.7】分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 1J1KCLKCl11J1KCl1J1KCl1J1KClQ0Q1Q2Q3

FF1

0FF2FF

图P6.7 【解】驱动方程: 001023102032013012301;;;JKJQQQKQJQQKQQJQQQKQ 输出方程: 0123YQQQQ 将驱动方程带入JK触发器的特性方程后得到状态方程为: *00

*1012301

*2023012

*3012303

()Q()QQQQQQQQQQQQQQQQQQQQQQ





设初态Q1Q3Q2Q1 Q0=0000，由状态方程可得：输出Q3Q2Q1Q0Q3*Q2*Q1*Q0*Y

000010011000100000001000010001100100010000110010101000011001010011101100100001110100110000101001010101110100110000110110111000111001010111111100

初态次态状态转换表****3210QQQQ

状态转换图如图A6.7。电路能自启动 100110000111011001010100000100100011000011101111

10101011

11011100

Q3Q2Q1Q0

0000

00000

0图A6.7

【题 6.9】试画出用4片74LS194组成16位双向移位寄存器的逻辑图。74LS194的功能表见表6.3.2。【解】见图A6.9 并行数据输入并行数据输

出

左移串行输出右移串行输

入

左移串行输入右移串行输出

S1S074LS194D1RD0D1D2D3DILQ0Q3RDCPQ2

S1S0RDCP

图A6.9 【题 6.10】在图P6.10电路中，若两个移位寄存器中的原是数据分别为A3A2A1A0=1001, B3B2B1B0=0011，试问经过4个CLK信号作用以后两个寄存器中数据如何？这个电路完成什么功能？

1DCl1DCl1DCl1DCl∑

CICO

1DCl1DCl1DCl1DCl1DCl

SA3A2A1A0

B3B2B1B0

CLK图P6.10

【解】经过4个时钟信号后，两个寄存器里的数据分别为A3A2A1A0＝1100，B3B2B1B0

＝0000。这是一个4位串行加法器电路。CL的初始值设为0。【题 6.11】在图P6.11计数器电路，说明这是多少进制的计数器。十进制计数器74160的功能表见表6.3.4。

CPET74160D0

D1D2D

Q0Q3RDCQ2Q

EPLD

1CLK计数输入

Y进位输出

图P6.11>CLK

【解】图P6.11电路为七进制计数器。【题 6.12】在图P6.12计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。十六进制计数器74LS161的功能表6.3.4所示 CPET74LS161D0

D1D2D

Q0Q3CQ2Q

EPLD

CLK

进位输出计数输入

图P6.12

>CLKRD

【解】电路的状态转换图如图A6.12。这是一个十进制计数器。 101100000001001000110100010101100111100010101001

1111111011011100

Q3Q2Q1Q0

100000

00011

1111

图A6.12 【题 6.10】试用4位同步二进制计数器74LS161接成十二进制计数器，标出输入、输出端。可以附加必要的门电路。74LS161的功能表见表6.3.4 【解】见图A6.10