cadencepcell制作

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Cadence学习笔记4__PCB板设计

Cadence学习笔记4__PCB板设计

Cadence学习笔记4__PCB板设计打开PCB Editor,新建一个文件File→New,模板选择Board,文件名为myBoard,点击Browse…选择文件路径,然后点击ok,如下图:可能因为是破解软件,有的时候一些命令会没反应,保存好文件后,重新打开程序。

这个文档只介绍双层板设计。

设置板子大小:点击工具栏setup→Design Parameter弹出窗口如下,在Design选项卡下面,单位选择mils,表示这个板子的所有的默认单位都是mil,精度Accuracy选择2,因为后面要出光绘,太大了也没用,大小设置4000*4000,相应的左下角坐标设为-2000和-2000,其余默认即可,第一行两个-2000是第二行两个4000的一半,表示原点在板子中心。

一般情况下这里设置的板子应比比实际大小更大一些,特别是宽度,这样有利于摆放元器件。

接着设置栅格点大小,点击工具栏setup Grids,勾选“Grids On”显示栅格点,在非电气属性区域Non-Etch设置为25mil,表示布局(摆放元件)时的最小栅格点为25mil,在电气属性区域All Etch及下面的TOP和BOTTOM设为5mil,表示布线时的最小栅格点为5mil,在All Etch 这里的Spaceing x和y可以设置所有层的电气属性栅格点,在下面的TOP和BOTTOM可以单独设置各个层,这里默认的是两层,如果还有更多的层,都会在这里显示。

设置板框:板框大小就是做出来的板子的实际大小,根据实际情况确定。

点击Add→line或左侧工具栏的划线图标,在右侧工具栏选择Options,然后选择类Board Geometry和子类Outline,其余默认,如下图。

其右上角有三个很小的图标,可以点击右上角的图标将其展开,否则鼠标移开后会自动收缩,展开后也可以点击将其收缩。

如果不小心点击关掉了这个小窗口,可以在上方工具栏View→Windows勾选Options,同样的Visibility和Find都可以这么操作。

cadence PCB 画图(傻瓜教程快速入门)

cadence PCB 画图(傻瓜教程快速入门)

cadence画PCB板傻瓜教程(转帖)一.原理图1.建立工程与其他绘图软件一样,OrCAD以Project来管理各种设计文件。

点击开始菜单,然后依次是所有程序—打开cadence软件—》一般选用DesignEntryCIS,点击Ok进入CaptureCIS。

接下来是File--New--Project,在弹出的对话框中填入工程名、路径等等,点击Ok进入设计界面。

2.绘制原理图新建工程后打开的是默认的原理图文件SCHEMATIC1PAGE1,右侧有工具栏,用于放置元件、画线和添加网络等等,用法和Protel类似。

点击上侧工具栏的Projectmanager(文件夹树图标)或者是在操作界面的右边都能看到进入工程管理界面,在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。

1)修改原理图纸张大小:双击SCHEMATIC1文件夹,右键点击PAGE1,选择Schematic1PageProperties,在PageSize中可以选择单位、大小等;2)添加原理图库:File--New--Library,可以看到在Library文件夹中多了一个library1."olb的原理图库文件,右键单击该文件,选择Save,改名存盘;(注意:在自己话原理图库或者封装库的时候,在添加引脚的时候,最好是画之前设定好栅格等参数,要不然很可能出现你画的封装,很可能在原理图里面布线的时候通不过,没法对齐,连不上线!)3)添加新元件:常用的元件用自带的(比如说电阻、电容的),很多时候都要自己做元件,或者用别人做好的元件。

右键单击刚才新建的olb库文件,选NewPart,或是NewPartFromSpreadsheet,后者以表格的方式建立新元件,对于画管脚特多的芯片元件非常合适,可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可(pdf格式的Datasheet按住Alt键可以按列选择),可以批量添加管脚,方便快捷。

关于做pcell的方法

关于做pcell的方法

关于做pcell的方法一.有关nmos如图是一个简单的nmos的pcell,制作方法如下:1.确定poly的L,这个很简单,此图为0.52.然后是水平的两根strentch,也就是active上下extension,这个有点复杂。

我们可以先确定cont的数目,我们知道cont_size=0.5,cont_pitch=0.5,而cont被active包最小距离是0.15,所以就可以推出W-(cont-size/2+0.15)*2+1=cont-number*(cont_size+ cont_pitch)化简得:cont-number=W+0.2。

(1)根据(1)式,得出向上extension的strentch,如图默认的W=1.4,而参数name or Expression for stretch 的表达式是个化简的,我们可以看看原值((W+1.4+fix((W-(cont-size/2+0.15)*2)))/2)得到((W+1.4+fix((W-0.8)))/2)=》((W+1.4+fix((W+0.2-1)))/2)=》((W+0.4+fix((W+0.2)))/2)同理我们也可以得到向下的extension,如图他的表达式是由((W+1.4-fix((W-(cont-size/2+0.15)*2)))/2)的化简得到的!二.Pmos的pcell方法其实两者的方法是一样的,只是cont被active包最小距离不同,pmos是0.3,所以根据nmos的方法得到W-(cont-size/2+0.3)*2+1=cont-number*(cont_size+ cont_pitch)简化得cont-number=W-0.1 (2)向上的extension为(W+1.4+fix((W-(cont-size/2+0.3)*2)))/2)=》W+1.4+fix((W-1.1))/2)=》(W+1.4+fix((W+0.9-2))/2)=》(W-0.6+fix((W+0.9))/2)如图同样的向下extension可得(W+1.4-fix((W-(cont-size/2+0.3)*2)))/2)=》(W+3.4-fix((W+0.9)))/2)如图若想做多管的pcell,只要在单个管子上repeat就可以了,这里如下图:PS:其他的如电阻等方法基本雷同,这里就不介绍了!。

Cadence PCB设计及信号电源完整性解决方案

Cadence PCB设计及信号电源完整性解决方案

CadencePCB设计及信号电源完整性解决方案(2012/9/27)序言随着芯片封装板级系统的设计越来越复杂,信号速率越来越高,电源功耗越来越大,产品设计高密化趋势越来越明显,设计要求的越来越严格,我们需要更加专业的PCB设计及仿真工具;进一步完善信号完整性和电源完整性分析流程,通过相关工具与方法学的引入,进一步提高设计与创新能力。

随着业界领先的信号完整性和电源完整性仿真软件供应商Sigrity成为Cadence的一员,全新的Cadence芯片封装板级协同设计及仿真解决方案让你能够迅速优化芯片封装板级协同设计及仿真解决方案让你能够迅速优化芯片和封装之间的网络连接,以及封装与PCB之间的网络连接。

通过网表管理、自动化优化路径以及信号和电源完整性分析,你可以对产品的成本与性能进行优化。

将这种单一供应商的解决方案应用于芯片、封装与PCB,系统架构师可以尽早做出设计决策,然后将这些决策分配给单独的设计团队进行最终实施。

Cadence PCB设计及仿真解决方案的优点如下。

提供一个经实践证明的、可扩展的、低成本高成效的PCB设计解决方案,并可根据需要自由选择基础设计工具包加可选功能的组合形式。

通过约束驱动式PCB设计流程避免不必要的重复。

支持以下各种规则:物理、间距、制造、装配和测试的设计(DFX)、高密度互连(HDI)、及电气约束(高速)。

具有通用和统一的约束管理系统,用于创建、管理和验证从前端到后端的约束。

兼容第三方应用程序的开放式环境,提高效率的同时,提供访问用其他开发工具开发的程序的入口。

第一章原理图设计Cadence提供了完整的、可调整的技术,应用于印制电路板(PCB)的设计创建、管理和重用。

将原理图设计输入功能与广泛的仿真和电路板布局技术相结合,Cadence能够帮助工程师一开始就抓住设计意图。

不管是用于设计新的模拟电路,还是为现有的PCB修改原理图图表,还是设计一个带有HDL模块的数字块图表,Cadence原理图输入技术让工程师可以输入、修改和检验PCB设计。

cadence软件画版图操作

cadence软件画版图操作

cadence软件画版图操作cadence软件操作1、原理图设计电路的原理图设计和许多的电路设计软件是类似的,这⾥⼤致介绍⼀下基本的操作。

⾸先是新建⼀个cell的原理图:library manager》file》new》cellview》这⾥设置元件名以及类型。

这⾥也可以选择其他类型。

其中⽐较重要的就是schematic和layout,后⾯也会提到。

这要记住如何新建。

这⾥使⽤的tool是Composer-schematic,⽽后⾯的版图设计采⽤virtuoso即可设计版图。

新建完成后会⾃动打开编辑器。

通过编辑,可以得到所需的电路。

这⾥看⼀下设计的基本界⾯。

和Multisim等电路软件类似,左侧是菜单栏,⽤于执⾏操作。

其中重要的有四个:导⼊元件、连线、标记、输⼊输出。

分别在图中的倒数第7、6、4、3,掌握这⼏个就可以绘制基本的原理图。

其中注意该软件的通⽤快捷键:q,在使⽤esc退掉其他指令后,选中某个⽬标,按q即可得到设计的属性。

对于新⼿⽽⾔,不能修改错误是难受的。

在q内可以修改所有设置的值。

2、前仿真前仿真,⾸先要有原理图。

步骤和前⾯的操作基本⼀致。

只不过加⼊了激励信号。

由于使⽤的是模拟仿真器,所以只能采⽤模拟信号源。

(数模混合仿真有时间再记录)注意,如果想要仿真⾃⼰的原理图,需要封装。

⼀⽅⾯可以将原理图内部的标识隔离,⼀⽅⾯⽅便区分顶层和⼦模块。

封装就是在design》create cellview》from cellview即可。

注意要区分保存和检查。

保存并未导⼊⼯程,在后⾯的操作中如果提⽰某个⽂件不⼀致,很有可能就是只是保存⽽没有检查。

在原理图设计界⾯的菜单栏第⼀项tools》analog environment可以进⼊仿真界⾯。

图中配置在使⽤模拟信号仿真时可以不更改。

分析⽤于选择仿真时间。

观察点就是选择要呈现的波形。

右下⾓的红绿灯可以⽤于开始仿真。

3、板图设计先看⼀下界⾯:常⽤功能:shift+z:缩⼩ctrl+z:放⼤(⼀般采⽤右键框选可以放⼤特定的区域)shift+k:清除尺⼦q:属性o:通孔选择p:路径连接shift+f:版图视图ctrl+f:元件视图其他的功能可以在左侧菜单栏⼀⼀验证,这⾥不再多说。

CADENCE板级PCB设计常用软件

CADENCE板级PCB设计常用软件

工具介绍1、Allegro PCB Editor用于创建修改设计文件(brd文件),是主要的设计工具。

可以单独启动,也可以在工程管理中启动。

有两种模式:layout mode(平时的布局布线)和symbol creation mode当我们进行手工布局布线时,就工作在layout mode模式下。

Symbol creation mode中可以创建及修改Package symbol(元件封装)、mechanical symbol(机械板形状,如PCB外框图形)、format symbol(公司logo及其它一些说明,类似AD的丝印层)、shape symbol、flash symbol。

2、Padstack Designer创建及修改焊盘padstacksAllegro在创建零件封装时,焊盘需要单独设计,必须使用此工具先创建焊盘。

3、DBDoctor(数据库检查工具)用语检查设计数据中的错误,在设计的每一个阶段执行,可以部分修复数据错误。

在省城光绘文件前必须进行DBDoctor检查。

4、Allegro ConstraintManagerAlegro约束管理器,布局布线约束规则的创建、管理评估、检查等,如各种物理间距,线长、线宽等。

可以与Allegro PCB Editor和Allegro PCB SI等完美集成。

5、Allegro PCB Router自动布线工具,对于有复杂设计规则的高密度电路板处理能力很强,可以在Allegro PCB Editor中用自动不限命令调出来。

6、Allegro PCB SI电路信号完整性仿真工具,反射、串扰等噪声分析。

布局前后都可以使用,布线前主要进行约束规则的开发。

7、Allegro PCB PI电源完整性仿真工具,不能仿真电源平面分割情况,可以使用其它工具替代。

Cadence中文简明手册

CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)1、使用V IRTUSO/D IV A/D RACULA之前的准备 (2)1.1、要找一台装有工具IC的计算机 (2)1.2、要能连接到该计算机上 (2)2、工具IC的软件环境配置 (3)2.1、创建工具IC的启动目录,即工作目录。

(3)2.3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)2.4、在工作目录下创建工艺库文件 (3)2.5、启动工具IC,命令为icfb& (3)2.6、配置工艺库路径 (4)2.7、添加工艺提供的一些辅助库............................................................ 错误!未定义书签。

2.8、添加Multipart Path ........................................................................... 错误!未定义书签。

2.9、安装PCELL ....................................................................................... 错误!未定义书签。

3、开始一个新的设计---编辑电路图与版图 (5)3.1、新建一个设计库 (5)3.2、Attach库 (6)3.3、创建新设计 (6)3.4、编辑电路图 (7)3.5 编辑版图 (8)3.6 可以根据习惯改变版图的层次显示特性 (9)3.7、完成版图编辑之后先保存再退出 (10)4版图的DRC检查 (10)4.1、基于Diva的方式 (10)4.2、基于Dracula的方式 (10)5、LVS (12)5.1、准备版图的GDS文件 (12)5.2、准备电路网表 (12)5.3、用LOGLVS转换电路网表成LVS要求格式 (14)5.4、修改lvs的命令文件 (14)5.6、运行dracula来生成lvs任务的可执行文件 (14)5.7、在控制台下,运行文件 (14)5.8、查看错误 (14)5.9、修改 (15)6、PAD相关 (15)6.1、准备pad库 (15)6.2、导入pad版图的GDS文件 (15)6.3、更新gds和cdl (16)6.4、修改cdl (16)7、一些小经验 (17)8、附件清单 (18)9、后记 (18)Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册(以上华0.6um DPDM工艺设计库为例)Cadence 是一套功能强大的EDA软件,包含有诸如IC、SE等常用芯片设计工具。

PCB Editor(CadencePCB绘制)

PCB Editor(Cadence PCB绘制)1.打开软件 (2)2.创建电路板 (3)1. 设置图纸大小 (4)2. 创建板框 (4)3. 设置允许摆放区域 (6)4. 设置允许布线区域 (7)5. 设置禁止布线区域 (7)6.添加安装孔 (8)3.输入网络表 (9)1. 设置格点 (11)2. 电路板显示设置 (11)4.摆放元件 (12)5.摆放元件操作 (13)1.器件对齐操作 (14)2.模块复用 (14)3.器件交换命令 (16)6.设置层叠结构 (16)7.规则设置 (17)1.设置线宽,差分间距,选择过孔规则 (18)1.新增约束条件 (18)2.约束规则的匹配 (19)3.差分的设置 (20)2.间距规则设置 (20)3.区域规则设置 (21)4.差分对内等长设置 (24)5.等长设置 (24)6.相同网络规则设置 (26)8.布线操作 (28)9.敷铜 (28)1.动态铜皮与静态铜皮 (28)2.铺铜方法 (29)3.进行铜皮绘制 (29)4. 优化铜皮 (30)5.删除铜皮孤岛 (30)6.合并铜皮 (30)7.编辑铜皮连接方式 (30)10. 电源层分割 (31)1.给不同网络的电源标颜色 (31)2.添加分割线 (32)3.创建铜皮 (33)11.调整字符 (34)1.显示字符 (34)2.设置字体大小 (35)3.改变字体大小 (36)4.移动字符 (36)12. DRC及布线后处理 (37)1. 在进行DRC检查前,先进行Database Check (37)2. DRC检查界面 (38)3.清除断线头 (38)4. 各种类型DRC报错 (39)5.添加Mark点 (40)6.添加层标识 (41)7.添加泪滴 (42)13.Cadence工具栏的启动 (44)设计目的:根据原理图设计PCB板实现RS232转换RS422 1.打开软件2.创建电路板1.设置图纸大小Setup----Design Parameters2.创建板框1.Add------Line添加线在下方命令窗口进行板框坐标的定义x空格0空格0表示第一个点的位置坐标ix空格10,iy空格10表示相对于第一个坐标值的下一个位置xy 方向的增量2.板框倒角Manufacture------Dimension/Draft--------Chamfer倒45度角Manufacture------Dimension/Draft--------Fillet 倒圆弧角设置倒角圆弧半径点击需要倒角的两边,完成倒角3.设置允许摆放区域Setup--------Areas------Package Keepin在命令窗口输入允许摆放区域的坐标完成,区域绘制x空格10空格10表示第一个点的位置坐标ix空格10,iy空格10表示相对于第一个坐标值的下一个位置xy方向的增量4.设置允许布线区域Setup--------Areas------Route Keepin在命令窗口输入允许布线区域的坐标完成,区域绘制x空格10空格10表示第一个点的位置坐标ix空格10,iy空格10表示相对于第一个坐标值的下一个位置xy 方向的增量5.设置禁止布线区域Setup--------Areas------Route Keepout在命令窗口输入禁止布线区域的坐标完成,区域绘制x空格10空格10表示第一个点的位置坐标ix空格10,iy空格10表示相对于第一个坐标值的下一个位置xy 方向的增量6.添加安装孔Place-----Manually3.输入网络表单击Import Cadence,命令窗口出现如下即表示成功若有错误,查看记录文件“netin.Log”保存文件单击as1.设置格点Setup------Grids2.电路板显示设置Setup----Design Parameters4.摆放元件Place-----Manually5.摆放元件操作镜像Edit------mirror旋转器件Edit------Move(移动器件)提起器件,鼠标右击选择Rotate,然后鼠标进行旋转移动器件Edit------Move1.器件对齐操作1.设置工作状态为Placement Edit2.选中要对齐的元件,并在其中的某个对象上右键,选择aligncomponents2.模块复用先进入placement edit1. 框选你已经布局完毕的模块,然后右键=> place replicate create,然后再右键选择done,在空白的地方点左键(命令窗口里会有提示的)2. 接下来出现保存模块的对话框,随便取个名字,自己要能区分开就行,点保存,这样复用模块就好了3.接下来就是重用刚才的模块了选中另一个未布局的模块的所有器件,右键=>place replicate apply,选择你刚才保存的模块名,如果顺利的话就会按照刚才布局好的模块一样布局了如果你选择的器件少了,那么会出对话框提示未匹配,自己查下看看缺少的添加进去就行了3.器件交换命令Place-----S交换器件6.设置层叠结构Setup------Cross-section鼠标右击层名称处添加层Add Layer Above在你选中的层的上面加一层Add Layer Below 在你选中的层的下面加一层Remove Layer删除所选的层(删除层时必须该层没有任何东西)7.规则设置注:打开约束管理器前先取消任何操作命令Setup------Constraints---------Constraint Manager1.设置线宽,差分间距,选择过孔规则1.新增约束条件2.约束规则的匹配创建Class组进行规则匹配3.差分的设置2.间距规则设置3.区域规则设置区域设置主要针对板上局部区域需要以较小或较大的线宽、线间距进行布线的设计。

cadence详细教程(模拟电路)

cadence详细教程(模拟电路)⽬录1.Cadence系统编辑环境 (2)实验1:Cadence系统编辑环境设置与基本操作 (2)2.电路图设计⼯具-Schematic (8)实验2:⼆与⾮门电路原理图设计 (8)实验3:数、模混合集成电路原理图设计 (14)3.电路仿真⼯具-ADE (18)实验4:ADE环境设置 (18)实验5:差分放⼤器电路仿真 (23)4.版图设计⼯具-Layout Editor (30)实验6:Layout Editor环境设置 (30)实验7:MOS管版图设计 (35)实验8:BJT管版图设计 (38)实验9:CMOS反相器版图设计 (42)实验10:Pcells版图设计 (46)实验11:pk44chip芯⽚版图综合设计 (53)5.版图验证⼯具-Diva (57)实验12:版图验证 (57)实验13:版图识别 (66)实验14:版图改错 (71)6.设计性实验 (73)实验15:RS触发器设计 (73)实验16:静态存储器设计 (76)实验17:三态与⾮门设计 (79)实验18:基准电压源设计 (81)实验19:CMOS放⼤器设计 (83)实验20:异或门设计 (84)Lab 1 Cadence系统环境设置与基本操作1.实验⽬的熟悉Cadence系统环境了解CIW窗⼝的功能掌握基本操作⽅法2.实验原理系统启动Cadence系统包含有许多⼯具(或模块),不同⼯具在启动时所需的License 不同,故⽽启动⽅法各异。

⼀般情况下涉及到的启动⽅式主要有以下⼏种,本实验系统所⽤到的有icms、icfb、layoutPlus等。

①前端启动命令:表1.1 前端启动命令命令规模功能icde s 基本数字模拟设计输⼊icds s icde以及数字设计环境icms s 前端模拟、混合、微波设计icca xl 前端设计加布局规划②版图⼯具启动命令表1.2 版图⼯具启动命令命令规模功能Layout s 基本版图设计(具有交互DRC功能)layoutPlus m 版图设计(具有⾃动化设计⼯具和交互验证功能)③系统级启动命令表1.3 系统级启动命令命令规模功能swb s PCB设计msfb l 混合型号IC设计icfb xl 前端到后端⼤多数⼯具CIW窗⼝Cadence系统启动后,⾃动弹出“what’s New…”窗⼝和命令解释窗⼝CIW (Command Interpreter Window)。

Cadence PCB拼板

拼板设计介绍孙海峰鉴于贵公司多使用拼板方式加工PCB板,我向您介绍一下两种拼板设计方法:第一种方法:Sub-Drawing方式使用subdrawing方式将PCB的布局、布线以及铜皮设置都Export成对应的subdrawing文件,然后在新的PCB中导入这些文件,可以实现拼板设计。

一、从已有PCB导出布局布线铜皮等数据;1、准备好已经完成的PCB,如下图:2、导出PCB走线/网络/过孔:执行File/Export/Sub-drawing命令,在Find栏,选择Clines、Vias,然后框选整个PCB,在控制窗口输入x 0 0,Enter,这可以将PCB走线保存为*.clp文件;3、导出PCB上的Symbol和Pin:执行File/Export/Sub-drawing命令,在Find栏,选择Symbols、Pins,然后框选整个PCB,在控制窗口输入x 0 0,Enter,这可以将PCB上零件布局保存为*.clp文件;4、导出PCB上的铜皮设置:执行File/Export/Sub-drawing命令,在Find栏,选择Shapes,然后框选整个PCB,在控制窗口输入x 0 0,Enter,这可以将PCB上铜皮设置保存为*.clp文件;二、创建新的PCB,导入以上各层对应Sub-drawing,即可重建该PCB,但没有Outline(没有导出outline的数据),以便后期做拼板新的outline外框。

——注意导入Sub-drawing时候,必须先设置好新的PCB叠层,要和之前的PCB 叠层设置一致方可!(包括叠层名称和正负片的选择)——注意导入布局等时,要做好Options中的选择,如下图。

注意坐标的设置,则可以放置许多相同的PCB进去,最后再画出外框OUTLINE 即可。

第二种方法:Design Partition的方式Design Partition需要与L Option配合使用,需要升级现在的Allegro L,而对于现在贵公司的产品,不需要升级,因此,经过我们工程师善良,不建议使用该方法。

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Lab-3.
Cadence --- P-cell 技巧

当我们在对一电路画Layout时,若电路很大,便需要画很多的MOS,工作将变的繁琐,
但只要利用P-cell的功能,建立常用的cell,便可省下许多繁琐工作,这便是P-cell的好处
所在。当我们电路很大时,需要画很多不同size的MOS,以下便教导各位建立一个MOS
的P-cell,当我们需要一个MOS时,只要呼叫出这cell,填入所需数据(W, L, gate number),
便立即得到想要的MOS。

1. 先绘出一个标准的nMOS(使用0.35m制程,尽量接近坐标原点,size为最小),如图
一。
PS.” /chip3/virtuoso/add035 /”目录内有已建好的nMOS,可以直接套用。
步骤一:键入”cp –r /chip3/virtuoso/add035 ~/.”将档案COPY到userhome内。
步骤二:键入”~/add035/icfb &”,已开启cadence。
步骤三:开启pcell (library)下nmos(pcell)的layout(view),如图一。

图一
2. 点选LSW窗口中的Edit=>Set Valid Layers…,会出现Set Valid Layer窗口。
3. 寻找一个Layer,名为stretch,点选stretch右边之小方块,在点选OK,之后窗口LSW
会多一个stretch的选项。

1.35
0.35
0.9
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4. 点选Layout Editing窗口中的Tools=>Pcell,此时窗口中会多一个Pcell的选项。
5. 点选Layout Editing窗口中的Pcell=>Stretch=>Stretch in X…后,在Ploy上牵出一条垂直
线,如图二,之后会出现Stretch in X窗口,在”Name or Expression for Stretch”内填
入”length” ,在”Reference Dimension”内填入”0.35”,且点取”Stretch Horizontally
Repeated Figures”,再点选OK,如图三。
P.S.若步骤五之垂直线划错,可以直接点取此直线,再按Delete,便可删除再重划,若欲再
修改Stretch in X窗口内数据,可以点选Layout Editing窗口中的
Pcell=>Stretch=>Modify…后,再于垂直线处连续点两下,Stretch in X窗口便会再出现。

图二
图三
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6. 点选Layout Editing窗口中的Pcell=>Parameters=>Summarize,会出现Pcell Parameter
Summary窗口,显现出做了哪些Pcell之设定,之后可以随时呼叫出来检查设定是否正
确。
7. 重复步骤5,点选Layout Editing窗口中的Pcell=>Stretch=>Stretch in X…后,在n
+
上牵

出一条垂直线,如图四,之后会出现Stretch in X窗口,在”Name or Expression for
Stretch”内填入”stretch”,再点选OK,如图五。

图四
图五
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8. 点选Layout Editing窗口中的Pcell=>Repetition=>Repeat in X…后,点选右边的contact
层、Metal层与中间的Ploy层,如图六,点选完后,在Ploy层上连续点两下,之后会出
现Repeat in X窗口,在Repeat in X窗口中,于”Stepping Distance”中填入(length + 1),
代表每间隔(length + 1),重复所选的Layer,length为一欲输入变量,于”Number of
Repetitions”中填入gate,代表重复gate次所选的Layer,gate为一欲输入变量
于”Dependent Stretch”中填入stretch,代表以直线stretch为起点做延伸,stretch为步
骤6之直线,于”Adjustment to Stretch”中填入((gate – 1) * pcStepX),代表对于直线
stretch所跨越之Layer,做延伸((gate – 1) * pcStepX),pcStepX代表” Stepping Distance”
项之值,再点选OK,如图七。
P.S.切记,在步骤8中,所有的运算是,如 “+” 、 “-“ 、 “*” 、 “/”之前后,
都要有一个空白。若步骤七设定错,欲删除,可以点选Layout Editing窗口中的
Pcell=>Repetition=>Delete后,再点选之前设定之Layer连续点两下,欲再修改Repeat in
X窗口内数据,可以点选Layout Editing窗口中的Pcell=> Repetition =>Modify…后,再
点选之前设定之Layer连续点两下,Repeat in X窗口便会再出现。

图六
图七
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9. 点选Layout Editing窗口中的Pcell=>Compile=>To Pcell后,出现Compile To Pcell窗口,
点选OK,再点选Design=>Save。

10. 点选Layout Editing窗口中的Pcell=>Stretch=>Stretch in Y…后,在n
+
上牵出一条垂直线,

如图十,之后会出现Stretch in Y窗口,在”Name or Expression for Stretch”内填
入”width”, 在”Reference Dimension”内填入”0.9” ,再点选OK,如图十一。

图八
图九
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点选Layout Editing窗口中的Pcell=>Repetition=>Repeat in X and Y…后,点选左右两边的
contact层,如图十二,点选完后,在contact层上连续点两下,之后会出现Repeat in X and Y
窗口,在Repeat in X and Y窗口中,于”X Stepping Distance”中填入(length + 1),代表每向
右间隔(length + 1),重复所选的Layer,length为一欲输入变量,于”Y Stepping Distance”
中填入1,代表每向上间隔1,重复所选的Layer,于”Number of X Repetitions”中填入gate,
代表向右重复gate次所选的Layer,gate为一欲输入变量,于”Number of Y Repetitions”中
填入(fix((width – 0.9) / 1) + 1),代表向上重复gate次所选的Layer,width为一欲输入变量,
fix代表取整数,再点选OK,如图十三。
P.S.切记,在步骤7中,所有的运算是,如 “+” 、 “-“ 、 “*” 、 “/”之前后,
都要有一个空白。

图十
图十一
11. 开启一个新layout,呼叫刚刚建立的Pcell则会出现图十二的画面,此时我们可填入想要
-精品-

的size ,按下Hide 则会得到如图十三的结果。
图十二
图十三

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